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束データ方式非同期回路における 低消費電力ハンドシェイクプロトコル の提案とその実装

束データ方式非同期回路における 低消費電力ハンドシェイクプロトコル の提案とその実装. 林研究室　 0331023 清水　雅一. 発表の流れ. 研究の背景 束データ方式非同期回路 ハンドシェイクプロトコルと従来法の問題点 提案プロトコルとその実装 評価と考察 従来法との比較 同期式との比較 まとめ. 研究の背景. 　 プロセス微細化とシステム大規模化のため , 配線遅延が支配的になってきており , チップ全域にクロックを分配する完全同期式 回路の限界が指摘されている. 解決法の一つとしてクロックを用いない 非同期式回路がある. Controller.

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束データ方式非同期回路における 低消費電力ハンドシェイクプロトコル の提案とその実装

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  1. 束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの提案とその実装束データ方式非同期回路における低消費電力ハンドシェイクプロトコルの提案とその実装 林研究室　0331023 清水　雅一

  2. 発表の流れ • 研究の背景 • 束データ方式非同期回路 • ハンドシェイクプロトコルと従来法の問題点 • 提案プロトコルとその実装 • 評価と考察 • 従来法との比較 • 同期式との比較 • まとめ

  3. 研究の背景 　 プロセス微細化とシステム大規模化のため, 配線遅延が支配的になってきており, チップ全域にクロックを分配する完全同期式 回路の限界が指摘されている 解決法の一つとしてクロックを用いない 非同期式回路がある

  4. Controller Controller Delay Generator Timing Generator 束データ方式非同期回路 Single-rail encoded Data Path Receive Register Send Register • 同期式データパスを使用→他の非同期方式に比べコスト低減　 既存の開発環境を利用可能 • ローカルなタイミング信号を使用→大域的なクロックの制約がなくなる　 速度は演算処理の平均値 Combinational Logic Global Clock

  5. タイミング信号生成回路　　　　　　　とハンドシェイクプロトコルタイミング信号生成回路　　　　　　　とハンドシェイクプロトコル Timing Signal for Sender Timing Signal for Sender Timing Signal for Receiver Timing Signal for Receiver Matched delay for Stage Matched delay for Stage Controller Controller w_req w_req r_ack r_ack Delay Generator w_ack r_req w_ack r_req • 動作はハンドシェイクプロトコルによって決定される • クロックの代替であるため,オーバーヘッドが小さく,高速であり,かつ低電力であることが求められる

  6. S+ R+ S+ R+ S+ R+ S- R- S- R- S- R- 従来法の問題点 simple Fully decoupled GasP • S+からR+までの遷移:ステージの演算時間 • R+からS+までの遷移:オーバーヘッド 使用できる遅延生成回路に制限がある→面積,消費電力の増加

  7. 本研究の目的 高速性を維持しつつ,面積,消費電力の小さい ハンドシェイクプロトコルとそのタイミング信号 生成回路を設計する

  8. S+ R+ S- R- 提案プロトコル 利点: • 遅延生成回路の遅延を2回使用できる • 遅延生成回路の遅延は　従来法の半分でよい • オーバーヘッドは1遷移のみ • 隣接ステージの影響を受け　にくい

  9. B+ C+ A+ B- C- A- 提案プロトコルの実装:制御回路の設計要件 • 書込み要求(w_req)の立下げ,読出し要求(r_req)の立下げを個別に許可 • ２度書き２度読みを回路内で防止

  10. Keeper for write Keeper for read 提案プロトコルの実装:制御回路の設計 制御回路を図のように設計 この制御回路をHandShake Controller (HSC)と呼ぶ

  11. 提案プロトコルの実装:HSCのセルレイアウト 面積はNANDセルの5.25倍程度

  12. 提案プロトコルの実装:遅延生成回路 (a) (b) 立上り,立下り共に 素子段数分の遅延 立上りは素子段数分の遅延立下りは素子１段分の遅延 従来法の多くは(b)を使用しないとオーバーヘッドが大きくなる 提案手法は(a),(b)とも使用可能 →面積,消費電力の小さいものを選べる

  13. 評価 評価は次の２つの方法で行った • 従来法との比較タイミング信号生成回路の性能,コストを見積もる • 同期式との比較束データ方式非同期回路の性能,コストを見積もる

  14. 評価1:従来法との比較 比較対象 • GasP:高速な動作が可能だが,演算処理を行うようなデータパスには適していない • Fully decoupled:隣接ステージの影響を受けにくいが,制御回路が複雑でオーバーヘッドが大きい • MOUSETRAP:制御回路は単純だが,ループを含むデータパスには対応していない

  15. 評価1:従来法との比較 方法:タイミング信号生成回路を設計し,サイクルタイム,データ　　パスのステージ遅延,消費電力を(TDを変えながら)測定 条件: • HSPICE • モデルパラメータBSIM3v3 (Level=49) • 電源電圧　1.8V • 0.18μｍプロセス • 配線遅延,配線容量は考慮しない

  16. 消費電力-サイクルタイム

  17. データパス遅延-サイクルタイム

  18. 遅延生成回路の面積-データパス遅延

  19. 評価1:プロトコル比較のまとめ ◎:最良, ○:良, △:劣, ●:構成可能, ▲:不明, ×:構成不能

  20. 評価2:同期式との比較 方法:FIFOを設計,レイアウトし,面積,消費電力を　　測定 条件: • パイプラインの深さ(段) 5, 10, 15, 20, データ幅(bit) 16, 32, 64, 128の16通り • 周波数1GHzで動作 • Nanosim • モデルパラメータ BSIM3v3 (Level=49) • 電源電圧　1.8V • 0.18μmプロセス • FIFOの入力は固定(常に0)

  21. 評価2:同期式との比較 結果: FIFOを対象とした場合,束データ方式は同期式に比べ、 • 面積が約1.1倍 • 消費電力が約1.2倍 　になった 　　　ただし,組合せ回路を含んだ場合,面積差は1.04倍程度まで減少することが確認されている 　　　また, 同期式の場合,より微細なプロセスでの設計は困難だが,束データ方式は比較的容易

  22. 評価2:同期式との比較 束データ方式は最悪遅延の変化に合わせ, 速度を動的に変動させることが可能 例えば, ALUに適用した場合 加減算器の利用率 によって平均遅延が 変動 MIPSのSPECint2000のインストラクションミックスでは加減算などの長時間命令は65% この場合,約30%の速度向上が期待できる

  23. 関連研究 文献[6]の制御回路は • 遅延生成回路の遅延を2度利用 • パイプライン構造のデータパスに適用できない • 実装はゲートレベル • 評価も十分ではない [6] N.Sretasereekul, H.Saito, M.Imai, E.Kim, M.Ozacan, K.Thongnoo, H.Nakamura, T.Nanya, “A Zero-Time-Overhead Asynchronous Four-Phase Controller”, Proc. International Symposium on Circuits and Systems, Vol.5,pp.205-208,2003.

  24. まとめ • 高速性を維持しつつ,面積,消費電力の小さいハンドシェイクプロトコルとタイミング信号生成回路の構成法を提案した • 従来法との比較の結果,提案手法が総合的に優れていることを示した(ex.　最大50%の電力削減,面積の増加率が1/2以下) • 同期式回路と比較して,束データ方式非同期回路は面積,消費電力が増加するが,速度向上が可能であることを確認した(ex. ALUに適用した場合,MIPSのSPECint2000のインストラクションミックスでは約30%の速度向上)

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