고속통신망설계 실험실습과제 1

1. 고속통신망설계실험실습과제 1 Performance Evaluation of Input Queueing Space-Division ATM Switch

2. Overview • Objectives • To understand the operation of fast packet switches • To understand the cell relaying mechanism in ATM networks • To understand the congestion phenomenon arising in packet switched networks • To understand the ATM switch architecture

3. Overview • Key Terms • ATM, ATM switches, cell, space-division switches, input queueing, congestion, throughput • References • “Queueing in high-performance packet switching”, Hluchyj, M.G.; Karol, M.J.; Dec. 1988 • “Input Versus Output Queueing on a Space-Division Packet Switch”, Karol, M.; Hluchyj, M.; Morgan, S.; Dec 1987

4. Background Information ATM Switching systems

5. Switching systems • use cell labels to forward cells to destination • accommodate differences in terminal devices • allow large networks to be built economically

6. Header Processing Header Processing Header Processing Lookup IP Address Lookup IP Address Lookup IP Address Update Header Update Header Update Header Address Table Address Table Address Table Buffer Manager Buffer Manager Buffer Manager Buffer Memory Buffer Memory Buffer Memory Generic Router Architecture Queue Packet Buffer Memory Queue Packet Buffer Memory Queue Packet Buffer Memory

7. Fast Packet Buffers Example: 40Gb/s packet buffer Size = RTT*BW = 10Gb; 40 byte packets Write Rate, R Read Rate, R Buffer Manager 1 packet every 8 ns 1 packet every 8 ns Buffer Memory Use SRAM? + fast enough random access time, but - too low density to store 10Gb of data. Use DRAM? + high density means we can store data, but - too slow (50ns random access time).

8. Data Data Data Hdr Hdr Hdr Header Processing Header Processing Header Processing Lookup IP Address Lookup IP Address Lookup IP Address Update Header Update Header Update Header Address Table Address Table Address Table N times line rate Generic Router Architecture 1 1 Queue Packet Buffer Memory 2 2 Queue Packet Buffer Memory N times line rate N N Queue Packet Buffer Memory

9. Data Data Data Data Data Data Hdr Hdr Hdr Hdr Hdr Hdr Header Processing Header Processing Header Processing Lookup IP Address Lookup IP Address Lookup IP Address Update Header Update Header Update Header 1 1 Address Table Address Table Address Table 2 2 N N Generic Router Architecture Queue Packet Buffer Memory Queue Packet Buffer Memory Scheduler Queue Packet Buffer Memory

10. A Router with Input QueuesHead of Line Blocking The best that any queueing system can achieve.

11. Head of Line Blocking

12. 수행 방법 • 참고문헌의 논문에서 관련 내용을 읽어본다. • N x N input queueing cell switch • 주어진 스위치는 타임슬롯 기반으로 작동하며 타임슬롯의 길이는 입출력 링크 상에서 한 개 셀을 전송하는 데 걸리는 시간에 해당함. • 매 타임슬롯동안 각 입력포트에 셀이 도착할 확률은 p • 도착한 셀이 N개 출력포트중 특정포트로 향하는 패턴은 uniform 분포를 따름 (즉, 특정 출력포트를 택할 확률은 1/N) • 매 타임슬롯의 시작점에서 모든 입력 큐의 첫머리에 있는 셀들에 대해 출력포트로 내보낼 것인지 결정. 동일 출력포트로 향하는 셀의 수가 n개 일 때 이 중 1개를 랜덤하게 선택하여 출력포트로 보내게 됨.

13. 성능평가 지수 • 시스템부하 (도착률) p에 대해 특정 출력 포트를 통해 매 슬롯마다 나가는 셀의 평균수 (throughput, 처리율) T를 구하라. • N=10으로 하고, 시스템 부하 p를 0.1 부터 0.9까지 0.1씩 증가시키면서 throughput을 산출한다. • p=0.8로 하고, 스위치 크기 N을 2 부터 102까지 10씩 증가시키면서 위의 실험과정을 반복하라

14. 결과물 작성 지침 • p 값에 따른 T 값의 변화를 그래프로 나타낸다 • N 값에 따른 T 값의 변화를 그래프로 나타낸다 • 결과로 얻어진 그래프에 대해 왜 그런 결과가 얻어지는 지, 정성적 분석과 설명을 결과 및 검토로서 정리한다. • 검토 분석에 있어서 강의에서 학습한 HOL Blocking이 어떠한 영향을 미치는지 생각해 본다 • 검토 분석에 있어서 입력 큐잉 스위치가 출력 큐잉 스위치에 비해 성능이 떨어지는 지 이유를 설명한다 • 입력 큐잉 스위치의 처리율 향상을 위해서는 어떤 방안이 있을 수 있는 지 생각해 본다

15. 결과 그래프 예시

16. 결과물 제출 안내 • 최종 결과물은 보고서의 형태로 작성하여 (pdf 파일 형식) 담당조교에 이메일로 송부한다. • 보낼 곳: ycshin@konkuk.ac.kr • 이메일 제목: 고속통신망설계 실습1 (학번 + 이름) • 첨부화일 제목: 고속통신망설계 실습1 결과보고서 (학번 + 이름) • 마감: 2005년 10월 13일 오전 9:00까지