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陆彦珩 09300720291 指导老师：范益波

DDR3 SDRAM 内存控制器研究与设计. 陆彦珩 09300720291 指导老师：范益波. 本课题研究的内容. DRAM发展历程概述 DDR3 SDRAM 特性及基本操作 Altera DDR3 SDRAM 控制器 IP 核研究 内存控制器后端设计 内存控制器前端设计 仿真结果. DRAM 发展历程. DDR3 SDRAM 基本 操作. Altera DDR3 SDRAM 控制器 IP 核. Altera UniPHY 物理 接口 模块图. 系统应用框图. 存储器控制器结构. 行缓冲策略. DDR3 SDRAM 初始化原理.

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陆彦珩 09300720291 指导老师：范益波

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Presentation Transcript

  1. DDR3 SDRAM内存控制器研究与设计 陆彦珩 09300720291 指导老师：范益波

  2. 本课题研究的内容 • DRAM发展历程概述 • DDR3 SDRAM特性及基本操作 • Altera DDR3 SDRAM控制器IP核研究 • 内存控制器后端设计 • 内存控制器前端设计 • 仿真结果

  3. DRAM发展历程

  4. DDR3 SDRAM基本操作

  5. Altera DDR3 SDRAM控制器IP核

  6. Altera UniPHY物理接口模块图

  7. 系统应用框图

  8. 存储器控制器结构

  9. 行缓冲策略

  10. DDR3 SDRAM初始化原理 1、维持复位信号有效至少200微秒，拉高CKE(时钟使能)为高电平； 2、CKE变为低电平，10ns后复位信号失效，再等待500微秒，直到CKE变为高电平； 3、至少发送一个NOP(空操作)命令或DESEL(非选中)命令； 4、依次设置EMR2、EMR3、EMR1、EMR 5、执行ZQCL命令，进行ZQ校准； 6、等待锁相环相位锁定和ZQ校准完成。

  11. 基于close page policy的控制器后端模块框图

  12. 基于close page policy的控制器后端状态机

  13. 基于open page policy的控制器后端模块框图

  14. 基于open page policy的控制器后端状态机

  15. 控制器前端设计

  16. 仿真结果

  17. 谢谢！ Q&A

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