集成电路工艺原理

1. 仇志军 zjqiu@fudan.edu.cn 邯郸校区物理楼435室 集成电路工艺原理

2. 大纲 第一章 前言 第二章 晶体生长 第三章 实验室净化及硅片清洗 第四章 光刻 第五章 热氧化 第六章 热扩散 第七章 离子注入 第八章 薄膜淀积 第九章 刻蚀 第十章 接触与互连 第十一章 工艺集成 第十二章 未来趋势与挑战

3. 新型器件结构 • 目前研发焦点 • “无光源”纳米结构制备技术

4. 1900 1950 1960 1970 2000 Vacuum Tube Transistor IC LSI ULSI 10 cm cm mm 10 mm 100 nm Down Scaling：Enabler 10-7m 10-5m 10-3m 10-2m 10-1m 一百年中，电子开关器件的关键（最小）尺寸缩小106倍! 器件几何尺寸的持续减小成就了微电子技术的无处不在，产生了无数的应用，造就了信息社会。

5. 为什么要减小器件的几何尺寸? 器件几何尺寸的减小直接导致： 1、减小MOSFET的开关时间 减小功耗 2、增加单位面积晶体管的数量 增强电路功能 促成并行运算 增大运算速度 器件几何尺寸的减小最为关键、有效 Prof. Iwai, Tokyo Inst Tech.

6. 集成电路工艺的发展和进步 ITRS，International Technology Roadmap for Semiconductors Performance↑ / Cost↓ Investment Market Growth PITCH 集成电路特性的改善和成本的降低主要是通过晶体管几何尺寸持续不断地减小得以实现的。 Transistor Scaling

7. It’s real (nano-device)!! Length of 18 Si atoms Wakabayashi NEC

8. 体硅MOSFET技术 Current flowing between the Source and Drain is controlled by the voltage on the Gate electrode 栅长, Lg 绝缘氧栅厚度, Tox Gate G Source Drain Substrate S M. Bohr, Intel Developer Forum, September 2004 结深, Xj D VT CURRENT |GATE VOLTAGE| courtesy of Prof. Kuroda Keio University) Metal-Oxide-Semiconductor Field-Effect Transistor: • 期望得到的MOSFET特性: • 开启时驱动电流要大（High ON current） • 关闭时漏电流要小 （Low OFF current）

9. n+ poly gate L Gate spacer Gate oxide L VG=0 N+ n+ drain n+ source P well VG=VD N+ N+ N+ Channel Source Drain Channel N+ N+ Source Drain Ideal switch WS/C WD/C P WD/C Log(ID) WS/C P - - - - - - d - - - - - - BC Ion - - - - - - - - - - - - Ioff Ioff BC - VD - - - VG Vt MOSFET：一个低功耗、效率高的逻辑开关 MOSFET switch After F. BOEUF, MIGAS 2006

10. 为什么需要新的晶体管结构? 当沟道长度Lg减小时，漏电流必须得到有效的控制 漏电流同时也发生在远离沟道的表面区  Let’s get rid of it! Gate Gate Thin-Body MOSFET “Silicon-on-Insulator” (SOI) Wafer Source Drain Buried Oxide Substrate Lg Drain Source

11. 薄体MOSFET 使用薄体可以有效地控制漏电流，要求：TSi < Lg Ultra-Thin Body (UTB) Lg Gate Gate Double-Gate (DG) Gate TSi Drain Source Buried Oxide Drain Source TSi Substrate 双栅结构更有利于沟道的缩短，可至 Lg<10 nm

12. 双栅 “FinFET” Lg FinFET Drain Gate D. Hisamoto et al., IEEE Int’l Electron Devices Meeting, 1998 N. Lindert et al., IEEE Electron Device Letters, p.487, 2001 Fin Height HFIN = W/2 Source Gate Fin Width = TSi Gate Planar DG-FET Lg Drain Source TSi 22nm, Intel 2011

13. A A B Spacer Spacer Metal Gate High-K gate dielectric Metallic Drain Metallic Source Nanowire Channel B LG<10 nm 一种可能的未来MOSFET的结构 Φ <14 nm Φ <10 nm d <14 nm d <10 nm

14. Low S/D resistance Courtesy Prof. Saraswat (Stanford University) 目前研发焦点: 如何增大驱动电流？

16. 前端工艺中的一些关键技术 原子层级淀积 Atomic layer deposition (ALD) 实现栅氧层淀积的原子层级控制 脉冲激光退火 Pulsed laser annealing 实现超快、低“热预算”（即小Dt）高温退火 等离子浸没式注入 Plasma immersion implantation 实现超浅离子注入 高电导沟导工程 High mobility channel 实现局域压缩或拉伸应力 等等 Prof. Iwai, Tokyo Inst Tech.

17. 后端工艺中的一些关键技术 原子层级淀积 Atomic layer deposition (ALD) 实现铜籽晶层和扩散阻挡层淀积的原子层级控制 多孔金属间介质薄膜的材料和工艺 有效地减小互连体系中的寄生电容 大马士革工艺 Damascene processing 实现取代传统铝布线的先进铜互连技术 三维多层金属布线 Multilevel-multilayer metallization，3D 有效使用珍贵的硅表面，实现超大规模集成技术 等等 Prof. Iwai, Tokyo Inst Tech.

18. Graphene sheet Single-walled carbonnanotube (SWNT) Various kinds of semiconducting nanowires: Si, Ge, InSb, GaAs, SiC, GaN, ZnO, etc.

19. Resist “无光源”纳米结构制备技术 关键尺寸 < 50 nm Courtesy Per-Erik Hellström（Hellberg）

20. Sub-wavelength Litho Deep Sub-wavelength Litho Wave length (I) Line width 365 nm Immersion Lithography 248 nm 193 nm 350 nm 180 nm 130 nm OPC at 180 nm 90 nm 65 nm 45 nm Process window shrinking on average >30% for each node Aggressive OPC at < 130 nm Novel Processing（工艺革新）：Enabler Prof. Iwai, Tokyo Inst Tech. Ref：KLA Tencor PROCESS CONTROL: THE INVESTMENT THAT YIELDS

21. 为什么“光刻”技术如此成功? 高分辨率并能实现大批量生产！~100 wafers/hour 价格方面： 193 nm 光刻设备 ~ 20 M$一套光刻版 ~ 1 M$

22. 光刻基本要求

23. 适用于小批量制备/制造的纳米级“光刻” 电子束曝光，EBL：Electron-Beam Litho 纳米压印， NIL：Nano-Imprint Litho “侧墙转移”，STL：Sidewall-Transfer Litho

24. EBL的特征和优点 • 直写、灵活 • 任意形状 • < 0.1 nm • 束斑直径/宽 ~1 nm

25. Thin resist Hard Mask Thick resist Wafer Wafer EBL的分辨率 • 高能：100 keV • 高对比度的光刻胶 • 薄光刻胶 • 用叠层光刻胶 • 用“硬胶”Hard mask

26. 使用不同光刻胶的对比 相等亮/暗线宽的分辨率 EBL分辨率的提高

27. NIL工艺流程和特征 • 压印及UV光辐照 Step and flash • 分辨率 ~10 nm • 任意图形 • 石英母版复制实用版方法 • 套刻精度~1 µm，有声称到 100 nm的 50 nm pillars after 500 imprints with the same master C.R.K. Marrian and D.M. Tennant, JVST, 2003

28. NIL在大尺寸硅片上应用实例

29. NIL在多栅纳米晶体管FinFET中应用实例

30. NIL制作的互连双大马士革结构。减少制作步骤。NIL制作的互连双大马士革结构。减少制作步骤。

31. Wafer SiO2 Si0.2Ge0.8 poly-Si Resist • “侧墙转移”STL的工艺流程，1 Top view Cross section 目标：制备纳米级多晶硅栅（红色条块）

32. Wafer SiN SiO2 Si0.2Ge0.8 poly-Si • STL的工艺流程，2 Top view Cross section

33. Wafer SiN SiN SiO2 Si0.2Ge0.8 poly-Si • STL的工艺流程，3 Top view Cross section

34. Wafer SiN SiO2 poly-Si Resist • STL的工艺流程，4 Top view Cross section

35. Wafer SiN SiO2 poly-Si Resist • STL的工艺流程，5 Top view Cross section

36. Wafer SiN SiO2 poly-Si Resist • STL的工艺流程，6 Top view Cross section

37. Wafer SiN SiO2 poly-Si • STL的工艺流程，7 Top view Cross section

38. 10 poly-Si lines Width=45 nm poly-Si 150nm 50nm NiSi poly-Si contact Si H=15 nm W=15 nm • STL的工艺流程，8

39. Contact holes to S/D Al wiring Gate Double Fin channel FinFET produced using STL twice Fin W=35 nm Fin H=27 nm L=70 nm Zhang & Qiu et al. IEEE EDL May 2008

40. “侧墙转移”( STL)的特征和优点 • 常规光刻技术和标准硅薄膜工艺技术的革新和结合 • 对细线条而言，理论上 k10 • Pitch的大小由常规光刻技术的分辨率决定 • 常规光刻技术的使用保证了高产率

41. 运用STL技术产生高密度图形 Photo-lithographically defined sacrificial structures 3rd Spacers 1st Spacers 2nd Spacers 2n lines after n iterations of spacer lithography! Y.-K. Choi et al., JVST-B 21, 2951-2955 (2003)

42. STL工艺中线条尺寸的控制 CVD技术淀积的薄膜具有超常均匀性和可控性 STL纳米线的线宽由SiN薄膜决定 STL纳米线的线厚由poly-Si薄膜决定 Choi et al., IEEE T-ED 49, 436（2002） STL技术得到的栅  均匀的 Lg Lg 通常光刻技术 制备的栅  不均匀的Lg Lg

43. STL STL EB ArF 用STL制备线条的线宽不均匀性非常小 ! Kaneko et. al., IEDM2005

44. Summary

45. 预祝考试成功！考试时间： 2014.06.27下午1:30 – 3:30地点：Z2306教室