3. VHDL 의 설계 구조

3. VHDL의 설계 구조

1. VHDL 언어의 설계 구조 1.1 설명문 • VHDL의 수행에는 영향을 주지 않음 • 프로그램의 설명이나 설계 내용에 대한 주석을 기록 • 문서화 작업에 도움 • 설명문의 형식: “--” 으로 시작 • 예 -- 이것은 설명문을 표현하기 위한 예입니다. • 적절한 설명문은 코드의 가독성을 향상시킴-설명문을 넣는 습관을 기르는 것이 좋다.

VHDL 코드에서설명 문 및 주석의 처리

1.2 패키지(package) • VHDL 설계와몇몇 설계에서 공유될 수 있는 공통적인 정의를 포함 • 중복선언 방지, 한번의 기술로 여러 설계에서 공동으로 사용 가능 • 일반 프로그래밍 언어에서 라이브러리 및 헤더 파일과 같은 기능 제공 • 선언 (declaration)과 몸체 (body)로구성

패키지 사용 예제

1.3 라이브러리 및 use 절 • 라이브러리 (library): 이미설계한 것들을 저장, 필요 시 공유하여 사용하도록 한 것 • VHDL및 ASIC 제조업자가 공급, 개발자나 설계자가 필요에 의해 만들기도 함

라이브러리의 종류

표 3.1 IEEE 라이브러리패키지

라이브러리 사용 형식 library 라이브러리_이름 -- 사용하고자 하는 라이브러리 이름을 기술 use 라이브러리_이름.패키지_이름내용 -- 라이브러리에 포함된 사용할 패키지 이름을 기술 • 사용 예 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all;

1.4 엔티티 (entity) • 설계회로의계층적 블록 (hierarchical block)과의 인터페이스를 기술 • 하드웨어의 입출력과 같은 외적 형태를 정의 • 설계회로의 블록들 사이의 상호 연결을 위한 통로 역할 • 아키텍처 (architecture)와의조합으로 사용

1.5 아키텍처 (architecture) • 하드웨어의동작 (behavior), 구조 (structure), 기능 (functionality) 등과같은 설계하는하드웨어의 내부 구조에 대한 기술을 정의하는 부분 • 외부 인터페이스를 정의한 엔티티에 속함 • 하나의 엔티티에 여러 개의 아키텍처가 소속될 수 있으므로 소속된 엔티티를 명확하게 정의해야 함 • 하나의엔티티에 여러 개의 아키텍처가 존재하는 경우 여러 개의 아키텍처 중 실제 시뮬레이션 및 합성에 사용될 아키텍처를 최종 연계시켜 사용

1.6 구성 (configuration) • 하나의엔티티가 여러 개의 아키텍처를 포함할 때, 특정 엔티티를 자극하여 연결하거나 계층적 설계에서 특정 엔티티와 부품 개체(componentinstance)를연결하기 위해 사용 • 엔티티 및 아키텍처를 결합하기 위한 설계 단위설계 변경과 재상용에 편리하게 사용됨

2. VHDL 언어의설계 단위 • 설계단위(designunit):VHDL문장에서 독립적으로 분석될 수 있는 단위 문장 • entity, architecture, configuration package 등 • 주 설계 단위, 보조 설계 단위 • 주 설계 단위 부분이 분석된 뒤 보조 설계 단위 부분이 분석되도록 종속 • 각 설계 단위는 VHDL 해석기를통해 합성합성된 문장은 지정된 라이브러리에 저장 • 특정 라이브러리가 없을 경우 작업 라이브러리 (work library)에저장 됨 • work library는 현재 작업 폴더로 개발자 및 설계자가 사용하는 현재 라이브러리를 의미

3. VHDL 의 설계 구조