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7.1 分立元件门电路

第七 章 门电路和组合逻辑电路. 7.1 分立元件门电路. 7.2 TTL 门电路. 7.3 CMOS 门电路. 7.4 组合逻辑电路的分析. 7.5 加法器. 7.6 编码器. 7.7 译码器和数字显示. 7.8 半导体存储器和可编程逻辑器件. 7.9 应用举例. ( a ). ( b ). 电子电路中的信号分为两大类 ：. 　　一类称为模拟信号，它是指时间上和数值上的变化都是连续平滑的信号，如图 ( a ) 中的正弦信号，处理模拟信号的电路叫做模拟电路。. 　　一类称为数字信号，它 是指时间上和数值上的变化 都是不连续的，如图 ( b ) 中

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  1. 第七章 门电路和组合逻辑电路 7.1分立元件门电路 7.2TTL 门电路 7.3CMOS 门电路 7.4组合逻辑电路的分析 7.5加法器 7.6编码器 7.7译码器和数字显示 7.8半导体存储器和可编程逻辑器件 7.9应用举例

  2. (a) (b) 电子电路中的信号分为两大类： 　　一类称为模拟信号，它是指时间上和数值上的变化都是连续平滑的信号，如图(a)中的正弦信号，处理模拟信号的电路叫做模拟电路。 　　一类称为数字信号，它 是指时间上和数值上的变化 都是不连续的，如图(b)中 的信号，处理数字信号的电 路称为数字电路。

  3. 7.1分立元件门电路 7.1.1 门电路的基本概念 门电路：实现各种逻辑关系的电路 分析逻辑电路时只用两种相反的工作状态，并用 1 或 0 表示。如开关接通用 1 表示，开关断开用 0 表示。灯亮可用 1 表示，灯灭可用 0 表示。 正逻辑系统：高电位用 1 表示，低电位用 0 表示。 负逻辑系统：高电位用 0 表示，低电位用 1 表示。

  4. 7.1.2 二极管与门电路 设：3 V 为高电位 1，0.3 V 为低电位 0，二极管管压降为 0.3 V。 +12 V R uY = 0.3V DA A 设： uA = 0，uB = uC = 3 V 则DA导通，DB、 DC 截止。 Y DB B DC C uY = 0.3 V Y = 0 uA，uB，uC 中任意一个或两个为 0，Y = 0

  5. +12V R DA A DB Y B DC C +12 V 设：uA = uB = uC = 0 R uY= 0.3V DA DA、DB、DC 都导通 A uY = 0.3 V DB Y B Y = 0 DC C 设： uA = uB = uC = 3 V uY = 3.3 V DA、DB、DC 都导通 uY = 3.3 V，Y = 1

  6. +12 V R DA A A & Y B DB Y C B DC C 由以上分析可知：只有当 A、B、C 全为高电平时，输出端才为高电平。正好符合与门的逻辑关系。 与逻辑关系式：Y = ABC

  7. A B C Y 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 A 1 & Y B C 与门逻辑状态表 与逻辑关系式：Y = ABC

  8. 7.1.3 二极管或门电路 DA 设：uA= 3 V，uB = uC = 0 V 则DA导通。 A DB B uY = 2.7 V DC uY = 3 – 0.3 = 2.7 V DB 、DC 截止， Y = 1 C Y R –12 V uA，uB，uC 中任意一个或两个为 1，Y = 1

  9. DA A DB B DC C Y R –12 V DA A DB B uY= – 0.3V uY = 2.7 V DC C Y R –12 V 设： uA = uB = uC = 3 V 设： uA= uB = uC = 0 V DA、DB 、DC 都导通 DA、DB、DC 都导通 uY = – 0.3 V，Y = 0 uY = 2.7 V，Y = 1

  10. DA A DB B DC C Y R –12 V A ≥1 Y B C 由以上分析可知：只有当 A、B、C 全为低电平时，输出端才为低电平。正好符合或门的逻辑关系。 或逻辑关系式：Y = A + B + C

  11. A B C Y 0 0 0 1 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 A >1 Y B C 或门逻辑状态表 或逻辑关系式：Y = A + B + C

  12. 7.1.4 晶体管非门电路 设 ：uA = 3 V，T饱和导通。 +UCC uY = 0.3 V，Y = 0。 RC uY = 0.3V • Rk Y A T RB –UBB

  13. 非门逻辑状态表 1 A Y A Y 0 1 0 1 +UCC 设：uA = 0 V，T 截止 uY = UCC uY = UCC，Y = 1 RC • Rk A Y 由以上分析可知： 当 A 为低电平时，输出端为高电平。当 A 为高电平时，输出端为低电平。正好符合非门的逻辑关系。 • T RB –UBB 返回

  14. +5 V R1 B1 A C1 B C 7.2TTL 门电路 7.2.1 TTL与非门电路 +5 V R4 多发射极晶体管 R2 R1 T3 T1 T2 T4 A B C Y T5 R3 R5 T1 等效电路

  15. +5 V R1 B1 A C1 B C 1. 输入不全为1 +5 V R2 UB1= 1V R4 R1 • T1 拉电流 T3 A B C T2 T4 uY = 3.6 V Y T5 R3 RL R5 设:uA= 0.3 V uB= uC= 3.6 V，则UB1 = 0.3 + 0.7 = 1 V T3、T4 导通， T2 、T5 截止， Y = 1 uY = 5 – ube3 – ube4 – uR2 = 5 – 0.7 – 0.7 = 3.6 V 小

  16. +Ucc +5 V R1 R1 B1 A T1 C1 B C 2. 输入全为 1 +5 V R2 R1 R4 UB1= 2.1V UC2= 1V uY = 0.3V T1 T3 A B C T2 T4 T5 Y R3 R5 灌电流 设uA= uB= uC= 3.6 V ，输入端全部是高电平，UB1升高，足以使 T2 、T5 导通，uo = 0.3 V,Y = 0。且UB1= 2.1V，T1 发射结全部反偏。 UC2 = UCE2 + UBE5 = 0.3 + 0.7 = 1 V，使 T3 导通，T4 截止。

  17. A & Y B C 由以上分析可知： 当输入端 A、B、C 均为高电平时，输出端 Y 为低电平。当输入端 A、B、C 中只要有一个为低电平，输出端 Y 就为高电平，正好符合与非门的逻辑关系。 与非门的逻辑功能：全 1 出 0，有 0 出 1。

  18. TTL 与非门组件就是将若干个与非门电路，经过集成电路工艺制作在同一芯片上。 +UC 14 13 12 11 10 9 8 74LS00 组件含有 两个输入端的与 非门四个。 & & 74LS00 & & 地 1 2 3 4 5 6 7

  19. E = 1 时，二极管D 截止， Y = AB，同 TTL 与非门。 7.2.2 三态输出与非门电路 +5 V R4 R2 R1 UB1= 1 V D UB3= 1 V T1 T3 E T2 T4 A B T5 Y R3 R5 E = 0 时， UB1 = 1 V， T2 、T5截止；二极管 D 导通，使 UB3 = 1 V。T3、T4 截止，输出端开路(高阻状态)。

  20. A B & Y E & & & & A B A B A B A B E E E E 三态门逻辑符号 E 为控制端且高电平有效，即 E = 1 时，同 TTL 与非门，Y = AB；E = 0 时，输出端为高阻状态。 用三态门接成总线结构 返回

  21. 7.3CMOS 门电路 +UDD P 沟道 7.3.1 CMOS 非门电路 G S 　　当 A 为高电平时，T1 导通、T2 截止，输出 Y 为低电平。 T2 Y D A 　　当 A 为低电平时，T2 导通、T1 截止，输出 Y 为高电平。 T1 G S N 沟道

  22. 7.3.2 CMOS 与非门电路 +UDD T4与 T3 并联， T1与 T2 串联； T4 T3 当 AB 都是高电平时, T1与 T2 同时导通，T4 与 T3 同时截止；输出 Y 为低电平。 Y T2 B 当 AB 中有一个是低电平时，T1与T2 中有一个截止，T4与 T3 中有一个导通，输出 Y 为高电平。 T1 A

  23. 7.3.3 CMOS 或非门电路 A 当 AB 中有一个是高电平时，T1与T2 中有一个导通，T4与 T3 中有一个截止，输出 Y 为低电平。 T4 B T3 当AB都是低电平时，T1与 T2 同时截止，T4 与 T3 同时导通；输出 Y 为高电平。 Y T2 T1 返回

  24. 7.4组合逻辑电路的分析 7.4.1 逻辑代数 逻辑代数：按一定逻辑规律进行运算的代数。 逻辑代数不代表数，而是代表两种相互对立的状态。 逻辑代数中的变量称为逻辑变量。它只能取“0”或“1”。 1. 逻辑代数运算法则 基本运算法则：

  25. 交换率： 结合率： 分配率： 证明：

  26. 吸收率： 证： 证： 反演率：

  27. A B C Y 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 2. 逻辑函数的表示方法 (1)逻辑状态表 (2)逻辑式 (1)常采用与—或表达式的形式； (2)在状态表中选出使函数值为 1 的变量组合； (3)变量值为 1 的写成原变量，为 0 的写成反变量，得到其值 为 1 的乘积项组合。 (4)将这些乘积项加起来(逻辑或) 得到 “与—或”逻辑函数式。

  28. A & B C 1 1 Y & >1 (3)逻辑图 由逻辑式得到逻辑图

  29. 3. 逻辑函数的化简 [例 1]应用逻辑代数运算法则化简下列逻辑式： [解]

  30. 7.4.2 组合逻辑电路的分析 组合逻辑电路：逻辑电路在某一时刻的输出状态仅 由该时刻电路的输入信号所决定。 已知组合逻辑电路图，确定它们的逻辑功能。 分析步骤：(1)根据逻辑图，写出逻辑函数表达式； (2)对逻辑函数表达式化简或变换； (3)根据最简表达式列出状态表； (4)由状态表确定逻辑电路的功能。

  31. & & & & =1 A B Y A 状态表 B A B Y 0 0 0 0 1 1 1 0 1 1 1 0 [例 2]分析下图逻辑电路的功能。 Y 异或门符号 功能：当 A、B 取值不相同时， 输出为 1。是异或门。 返回

  32. A B =1 S & 状态表 C A B C S 0 0 0 0 1 0 1 0 A  0 1 1 0 S 1 1 1 0 C CO B 7.5加法器 7.5.1 半加器 只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。 A、B 为两个加数； 半加器逻辑图 C 为向高位的进位； S 为半加和。 半加器逻辑符号 C = AB

  33. 状态表 S Ai Bi 半 加 器 Ai Bi Ci-1 Si Ci 0 0 0 0 Ai  0 1 0 0 Si AiBi 1 0 Bi 0 0 0 0 0 0 Si 半 加 器 0 1 1 1 1 1 1 1 Ci-1 Ci CI CO Ci 1 0 0 Ci-1 1 1 0 0 1 1 1 SCi-1 0 1 1 1 1 1 > 1 7.5.2 全加器 被加数、加数以及低位的进位三者相加称为 “全加”，实现全加操作的电路叫做全加器。 Ci-1：来自低位的进位 Ci ：向高位的进位 全加器逻辑符号

  34. A1 A0   S1 S0 B1 B0 C1 CO CI CI CO [例 1]用两个全加器组成一个逻辑电路以实现两个二位二进制数的加法运算。 1 0 0 1 1 1 0 1 返回

  35. 7.6编码器 编码：用数字或符号来表示某一对象或信号的过程称 为编码。 在数字电路中，一般用的是二进制编码，n 位二进制代码可以表示2n 个信号 13.6.1二—十进制编码器 将十进制的十个数 0，1，2，···，9 编成二进制代码的电路称二—十进制编码器，这种二—十进制代码称BCD 码。 1. 二进制代码的位数 十个数码，取 n 等于4。

  36. 输 入 输 出 Y1 Y0 十进制数 Y3 Y2 0 0 0 0 0 （I0） 1 0 0 0 1 （I1） 2 0 0 1 0 （I2） 3 0 0 1 1 （I3） 4 0 1 0 0 （I4） 5 0 1 0 1 （I5） 6 0 1 1 0 （I6） （I7） 7 0 1 1 1 （I8） 8 1 0 0 0 （I9） 9 1 0 0 1 2. 列编码表 四位二进制代码共有十六种状态，取任何十种状态都可以表示 0 ~ 9 十个数。 8421 编码是在四位二进制代码的十六种状态中，取出前十种状态，表示 0 ~ 9 十个数，后六个状态去掉。 8421 编码表

  37. （I0） （I1） 输 入 输 出 （I2） Y1 Y0 十进制数 Y3 Y2 （I3） （I4） 0 0 0 0 0 （I5） 1 0 0 0 1 （I6） 2 0 0 1 0 （I7） 3 0 0 1 1 （I8） 4 0 1 0 0 （I9） 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 3. 由编码表写出逻辑式

  38. 4. 由逻辑式画出逻辑图 + 5 V 1 k  10 0 • Y3 & • • 1 • 编码器 Y2 & • • • 1 • Y1 & • • • 1 • & Y0 • • • S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 0 1 2 3 4 5 6 7 8 9

  39. 7.6.2优先编码器 根据请求信号的优先级别，按次序进行编码。如CT74LS147 型 10/4 线优先编码器。 7.7译码器和数字显示 译码是编码的反过程，将二进制代码按编码时的原意翻译成对应的信号或十进制数码(输出)。 7.7.1二进制译码器 例如：2 线 —4 线译码器、 3 线 — 8 线译码器、 4 线 — 16 线译码器等。 现以 3 线 — 8 线译码器 74LS138 为例说明。 返回

  40. 输 入 输 出 A B C 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 现以 3 — 8 线译码器 74LS138 为例说明。 输入三位二进制代码：ABC，输出八个信号低电平有效： ABC = 000 时， 其余输出为 1，··· 1. 译码器的状态表 2. 译码器逻辑式 …

  41. & & & 1 S3 S1 S2 > 1 当 S1 = 1、S2= S3 = 0 时，才正常译码。 3. 译码器逻辑图 ... ... A B C 1 1 1 A B C

  42. S3 S2 S1 为三个使能输入端， 3. 译码器逻辑图 只有当它们分别为 0、0、1， 译码器才正常译码；否则不论 ABC 为何值， 都输出高电平。 7.7.2二—十进制显示译码器 1. 半导体数码管

  43. • a b c d e f g 1. 半导体数码管 将十进制数码管分成七个字段，每段为一个发光二极管。 a b c d e f g f g a b + + + + + a 共阴极接法 f b • g + e c d • 共阳极接法 e d c •

  44. 74LS247 译码器接共阳极数码管。它有四个输入端A0，A1，A2，A3 和七个输出端 。 LT ：试灯输入端，当BI = 0，LT = 0 时，数码管显示8。 BI：灭灯输入端，当它等于零时，数码管各段均熄灭。 RBI：灭零输入端，当BI = 1，LT = 1，RBI = 0，只有当A3  A0 均为零，数码管各段均熄灭。用来消除无效 0。 2. 七段显示译码器 七段显示译码器的功能是把 8421 二—十进制代码译成对应于数码管的七个字段信号，驱动数码管显示出相应的十进制数码。 三个输入控制端：

  45. 74LS247 七段字形显示译码器的状态表 显示 字形 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 10 01 1 1 1 ….. 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 010 0 0

  46. 74LS247 与数码管的连接 +5 V R a b c d e f g A3 A2 A1 A0 A3 A2 A1 A0 来 自 计 数 器 共阳极数码管 74LS247 返回

  47. 存储矩阵 D3 D2 D0 D1 7.8半导体存储器和可编程逻辑器件 7.8.1只读存储器的基本结构和工作原理 地址译码器 A0 A1 字线 位线 4 字 × 4 位的 ROM

  48. 7.8.2可编程只读存储器 对存储单元只能改写一次 字线 位线 由二极管构成的存储单元

  49. 1 1 1 >1 7.8.3可编程逻辑阵列 × × × × × × × × × Y Y = AB + BC + CA

  50. 1 > 1 7.8.4可编程阵列逻辑 1 × ×  × × Y 返回

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