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第 6 章 虚拟仪器概述. 本章概述 6.1 概述 6.2 高速多功能 DAQ 主板 6.3 模拟输入信号的调理 6.4 高速采集及存储系统设计 6.5 时序控制逻辑设计 6.6 DDS 信号源的设计. 6.1 概述. 虚拟仪器通用测试平台的组成 虚拟仪器通用测试平台由硬件和软件两大部分组成 硬件部分包括：（ 1 ）个人计算机（ PC ）（ 2 ）外置式多功能 DAQ 主板（ 3 ）系列化的测试与实验电路模板.
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第6章 虚拟仪器概述 本章概述 6.1 概述 6.2 高速多功能DAQ主板 6.3 模拟输入信号的调理 6.4 高速采集及存储系统设计 6.5 时序控制逻辑设计 6.6 DDS信号源的设计
6.1 概述 • 虚拟仪器通用测试平台的组成 • 虚拟仪器通用测试平台由硬件和软件两大部分组成 • 硬件部分包括：（1）个人计算机（PC）（2）外置式多功能DAQ主板（3）系列化的测试与实验电路模板
软件部分包括：（1）基于Windows环境下的虚拟仪器软件开发平台LabVIEW或LabWindows/CVI；（2）虚拟仪器库，包括有示波器、信号源、电压表、计数器等十余种虚拟仪器驱动程序库；（3）系列化的测试与实验的示范程序软件包。软件部分包括：（1）基于Windows环境下的虚拟仪器软件开发平台LabVIEW或LabWindows/CVI；（2）虚拟仪器库，包括有示波器、信号源、电压表、计数器等十余种虚拟仪器驱动程序库；（3）系列化的测试与实验的示范程序软件包。 虚拟仪器通用测试平台的应用 • （1）各种模拟电路的测试 • （2）各种数字电路的测试 • （3）各种电参数的测试 • （4）各种非电量的测试
6.2高速多功能DAQ主板 • 高速数据采集技术概况 • 随着科学技术的发展和数据采集技术的广泛应用，对数据采集系统的许多技术指标，如采样率、分辨率、存储深度、信号处理速度、抗干扰能力等方面提出了越来越高的要求，其中前两项为评价超高速数据采集系统的最重要技术指标。 • 超高速数据采集技术已广泛应用在雷达、导弹、通信、声呐、遥感、图像、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光多普勒测速、光时域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域，进而不断推动着这些领域的发展。
高速数据采集的关键技术 • 1、高速A/D转换技术 • 最高采集速率首先受到采集器件A/D转换器性能的限制，高速A/D器件是关键。目前，模数转换器件的速度高达1000MHz，分辨率已高达24位；数模转换器件的速度也高达500MHz，分辨率达18位。 • 在集成电路性能上，速度与精度总是一对矛盾体。 • 器件的发展是在三个方面进行: 一是专攻速度 二是专攻精度 三是保证速度与精度兼顾
2、高速采样存储技术 • 在高速采集中，每个新获取的采集数据都必须立即存入采集存储器，因此它必须具有与采集速率同步的连续接收数据的能力。 • 为了降低对存储速度的要求，常用的解决办法是利用多个存储器并行工作，采用分时轮流写入，从而降低对单个存储器的速度要求，但这对高速锁存器和精确定时逻辑又提出了很高的要求。
高速多功能DAQ主板的方案 • 高速多功能DAQ主板由模拟I/O、数字I/O、定时/计数三大部分组成。
6.3模拟输入信号的调理 • 模拟输入通道的组成
基本指标 • （1）带宽：高速DAQ主板的被测信号的带宽很宽（0~1GHz以上） • （2）分辨力：主要取决于ADC的位数，n位ADC，其幅度（电压）分辨力为1/2n • （3）量程：被测信号的幅度变化范围很宽，小到几毫伏，大到几百伏。 • 通道量程的设计 • 输入通道的量程从50mV到50V，按1、2、5的倍率划分成10档
前级调理电路的设计 包括输入电路、前置放大器、中间衰减器等，其主要任务是将被测输入信号进行衰减或放大，或得后面ADC所需幅值的电压
2、输入电路 • 主要由输入衰减器和输入耦合（AC和DC）选择开关S5组成 • 输入衰减器由R1C1和R2C2组成 • 衰减器的衰减量为 • 式中Z1为C1和R1的并联阻抗，Z2为C2和R2的并联阻抗。若R1C1=R2C2（调节C2来满足），则衰减量为
图给出了调整补偿电容时，方波脉冲信号通过衰减器的波形。图（a）为正常（最佳）补偿的波形，此时波形无失真。图（b）为过补偿的波形，图（c）为欠补偿的波形。
3、前级放大器 • 前级放大器采用测量放大器的电路结构形式，它由高输入阻抗、低噪声、宽带（145MHz）的场效应管双运放U1U2（AD8066）和宽带运放U3（AD844）组成。 • U1、U2和U3构成的程控增益测量放大器，当控制双4选1模拟开关的通道选择码S2、S3时，则改变了放大器的增益。S2、S3与增益A1的对应关系如表
后级驱动放大器的设计 ADC的驱动放大器的直流和交流性能直接影响ADC。交流性能包括：带宽、建立时间、谐波失真、总谐波失真、噪声及总谐波加噪声失真（THD+N）。直流性能包括：增益、失调、温漂及增益线性误差。选择驱动放大器的原则是：放大器的性能指标应该优于ADC的性能指标。 （1）ADC驱动放大器的带宽 要实现高速转换，输入级的频响非常重要，通常要求输入缓冲驱动级的响应要高于A/D转换的响应。 （2）ADC驱动放大器的噪声。 大部分采样ADC的输入带宽都比其最大采样频率大很多。而ADC的驱动放大器的带宽又比ADC的输入带宽大，通常
（3）ADC有差分输入与单输入。有的ADC的输入级完全是差分输入电路，但是用单端或差分电路驱动都可以，例如AD9288、AD9220/21/23、AD9050。为了取得更低的总谐波失真（THD）和最佳的无杂散动态范围（SFDR），应该用差分放大器或差分变压器去驱动ADC。（3）ADC有差分输入与单输入。有的ADC的输入级完全是差分输入电路，但是用单端或差分电路驱动都可以，例如AD9288、AD9220/21/23、AD9050。为了取得更低的总谐波失真（THD）和最佳的无杂散动态范围（SFDR），应该用差分放大器或差分变压器去驱动ADC。 （4）根据信号是单极性还是双极性，以及A/D转换器要求的输入电平范围，驱动放大器还要完成极性变换和电平转换。例如AD9288需要约+1V的直流偏置电压，而且为单极性的电压，它要求有信号输入时AD9288的输入电平范围为（1±0.5）V，即在+0.5V~+1.5V之内，驱动放大器应完成所需要的极性变换和电平变换。
2. 虚拟仪器的通用硬件平台 （1）通用硬件平台的基本功能 • 信号采集（模拟、数字输入）； • 信号产生（模拟、数字输出）； • 信号调理（信号幅度、频率、驱动、隔离等）； • 定时与计数； • 大容量数据存储。 • 实时信号处理。 • 总线与通信。
6.4高速采集及存储系统设计 • 采集和存储系统方案设计 以一片高速双A/D转换器AD9288为核心，在高密度可编程逻辑器件EPIC6Q240C6的控制下构成双通道数据采集系统。上位机通过发送命令实现诸如采样频率、量程设定和工作模式等设置命令给DAQ主板，经调理后的信号从ADC的引脚输入，数据采集完成之后通过逻辑控制直接将双通道数据分别存储至64K大容量RAM（IS61LV6416）。然后由上位机将采集数据读入。采集的时序控制由FPGA逻辑电路完成。
采集系统核心器件——AD9288 • AD9288是AD公司提供的半闪存式双8位高速模数转换器，该器件使用+3V电源，最大采样频率为100MSPS，输入模拟带宽可达475MHz以上，有内置基准电压源，在高速转换的同时能够保持低功耗，在每个通道100MHz的速率下，其功耗仅为90mW。
1、ADC设计的几点考虑 • 高速AD的特点： 100MHz以上的高速A/D器件，大多采用并行转换结构，采用以空间换时间的策略。 并行比较方式的另一个缺点是加重了输入级负载 并行比较还有功耗大的缺点，这也限制了它的位数的增加。 采用流水线结构都应有数字误差补偿技术以保证转换的正确性。为了减少比较器数量，并行比较的方式下精度（分辨率）不可能很高，因为并行结构的比较器是按的方式增长，做到10位后就很难再高了。近年来速度在100MHz以下的A/D转换器中流行一种流水线型串并结构。流水结构带来的优点是，它能兼顾速度与分辨率，同时对降低功耗、减小输入级负载也都有好处。
ADC设计的几点考虑： • 1）选择A/D芯片时，精度和速度的指标应当留有裕量 高速A/D器件的性能主要是指转换速度（或取样速度）和分辨率 按器件给出的速度指标全速运用也是不可取的。 • 2）对A/D芯片的外围电路有严格要求 高速A/D器件对时钟的要求比较严格。 对基准电压源的要求也比较严格。 高速A/D电路的输入信号幅度都较小，一般不超过4V（峰峰值）。 • 3）接地与去耦 高速A/D器件通常都要求有良好的接地与去耦。同时器件内部有模拟电路和数字电路两大部分，它们的模拟电源、数字电源、模拟地、数字地都是分离的，这有利于减少数字部分对模拟部分的干扰。
采集存储器的读写控制 • 存储电路用于保存AD9288的输出数据，并通过总线接口向计算机传输数据。这里选用静态存储器IS61LV6416-10作为大容量存储单元，和先进先出存储器FIFO相比，读写控制电路相对复杂一些，但是解决了大容量存储和价格昂贵等问题。
6.5 时序控制逻辑设计 • 关于采集速率的设计 • 1.触发的基本概念 一个运行着的数据采集系统，特别是高速采集系统，所提供的数据流是快速的、巨大的、无穷尽的，而存储数据的存储器容量和显示数据的窗口大小总是有限的。因此，要全部一个不漏地一次存储或显示数据流中的数据是不可能的。我们获取到的数据只是在存储器中存储下来的数据，它只采集数据流中的一小部分。为了有效地对数据流进行分析研究，应当针对性地存储数据，才能提高存储器的利用率。为此，可以该将数据流分成若干段落，并分段有选择地采集与存储数据。
2. 触发源的选择和触发脉冲的形成 • 1）触发源 该数据采集系统提供了4种触发源： ① 通道信号触发 触发信号取自通道模拟信号上的某个时刻点； ② 外部信号触发 外部TTL电平的数字信号或键盘击键的手控信号； ③ 时钟信号触发 由采集时钟来连续不断地自动触发； ④ 手动触发 由手控键盘或鼠标发出的触发信号。
从上述触发电路的工作原理可知，最后取出微分的窄脉冲作为数据采集的触发脉冲，当触发电平UH在正、负范围内调节，再配合触发极性的”+” ”－”选择，就可在被观测波形的任一点产生触发。下图给出了4种触发位置的示意图，水平虚线表示触发电平，与波形实线的交点为触发点。
触发方式 数据采集的触发方式很多，但最基本的触发方式是始端触发、终端触发和中间触发 （a）始端触发 （b）终端触发 （c）中间触发
基于FPGA的时序逻辑控制电路 控制逻辑控制了采集（8位AD9288）和存储(64k RAM IS61LV6416)工作的全过程。 • 1、采集和存储阶段（RAM写入数据） • 2、读数和传输阶段(RAM读出数据)
6.6 DDS信号源的设计 • DDS信号源概述 • 1、频率合成的定义 合成信号发生器是利用频率合成技术构建的信号发生器。所谓频率合成，是对一个或多个基准频率进行频率的加（混频）、减（混频）、乘（倍频）、除（分频）四则运算，从而得到所需的输出频率。这一系列输出频率的准确度和稳定度取决于基准频率。 频率合成的方法很多，但基本分为两类： • 一类是直接合成法，直接合成法包括模拟直接合成法 和数字直接合成法。 • 一类是间接合成法，间接合成法则通过锁相技术进行频率的算术运算，最后得到所需的频率。
2、直接数字合成（DDS）技术原理 直接数字频率合成技术是一种新型的频率合成技术，它根据奈奎斯特采样定理，从连续信号的相位出发，将信号在一个周期内取样、量化和编码，形成一个相位和幅度对应的函数表，存放在波形存储器中。 DDS原理框图
3、设计方案原理框图 • 数字合成信号发生器由如下四大模块组成： （1）DDS信号产生电路模块：包括相位累加器、波形数据存储器和高速DAC； （2）CPLD控制电路模块：包括命令接收与处理，产生各种控制信号； （3）模拟通道输出信号调理模块：实现信号放大、幅度调节和直流偏置调节等功能。 （4）总线通信接口电路模块：实现与上位机的通信，传送波形、频率、幅度等参数和控制命令。
波形存储器 • 1）波形存储原理 合成信号源的波形存储器是由ROM（或RAM）存储器组成，它把将要输出的波形数据表（如正弦函数表）预先存入ROM（或RAM）单元中，然后在系统标准时钟频率驱动下，按照一定顺序从ROM（或RAM）单元中读出数据，再进行D/A转换，就可以得到一定频率和幅度的输出波形。 • 2）波形存储器的主要指标 存储容量和读取速率是波形存储器两个主要技术指标，两者要求是相互矛盾的，制造速率快且容量大的存储器，技术难度大并且成本十分昂贵。
高速DAC器件 D/A转换器是整个DDS信号发生器的核心器件。输出波形的质量取决于D/A的分辨率和转换率。当用D/A转换器产生一个连续波形时，信号由若干个阶梯构成，D/A的分辨率越高则信号波形越平滑，高次谐波分量越小。 典型高速DAC芯片位数及速率
高速D/A器件的特点 （1）分段式电流源结构有效地降低了加权电流转换模式中最高权值电流与最低权值电流的比值，易于实现它们之间的加权匹配。 （2）在D/A转换器电路中，电阻不完全匹配是误差的一个主要来源。 （3）为满足高速D/A器件的转换速度要求，数字部分大都采用ECL逻辑，特别是转换速度大于100MHz的器件。 （4）对于高速的D/A电路，为保证其输出频率响应，输出电流都比较大。 （5）高速D/A器件中不少是电流输出型器件，采取互补差动输出方式，给外接运放以较大的方便。
高速D/A器件应用中考虑的问题 高速D/A的一个问题是数—模间的“Glitch”干扰。该问题是指输入数据做最大变化，例如从100…000变化为011…111时，数字信号在模拟输出端感应产生干扰脉冲。该脉冲的持续时间较短，但有一定幅度。它的影响通常用能量来描述。 • 高速D/A转换器的选用 综合任意波形发生器的各项技术指标及成本要求，本设计实例中采用了AD9762
参考时钟产生电路 参考时钟的频率稳定度和准确度直接决定了合成信号源的频率稳定度和准确度，时钟信号应当由一个频率稳定度和准确度很好的晶体振荡器来提供 从两个方面可改变合成信号源的输出频率：一是改变频率控制字K，二是改变时钟频率。
DDS信号发生模块的设计 （1）参考时钟频率的选取 （2）相位累加器长度N （3）波形存储容量 （4）高速D/A的量化位数
6.7 模拟输出信号的调理技术 • 模拟输出通道的组成框图 通用测试平台包含有两路独立的DDS合成信号源，每个独立的信号源能够分别产生不同频率、不同幅度和不同波形的信号输出 DDS信号源相位累加器、RAM波形存储器、DAC数模转换器、低通滤波器以及输出信号幅度调理电路（DAC0832、衰减器等）组成。 DDS信号源的工作原理是：相位累加器在时钟信号驱动下对频率控制码进行累加，输出累加值即相位序列码值作为RAM的地址，在RAM里面取出预先存放的一个周期输出波形的幅值编码，然后经D/A转换得到模拟的输出电压，再经低通滤波器滤波、信号幅度调理后得到输出的信号波形。
输出频率 调节输出频率的原理和方法如下 ，根据式 改变 fCLK或者改变K值，均可改变 输出频率 。 采用了粗调和细调两种方法 • 粗调，是采用改变时钟频率的办法来完成。 • 输出频率的细调是在时钟频率一定的情况下通过改变K值来实现的。
输出幅度调节 • 1.输出幅度调节原理 Ur为DAC9762的参考电压（也即满度输出电压1V），N=0～255为8位DAC0832的输入数码，放大器A1和A2的增益均为4，衰减器K1的衰减量为1、1/2、1/4、1/8共4档，衰减器K2的衰减量为1、1/16共2档。信号源输出幅度
2．输出幅度调节方法 • 1）幅度粗调 粗调是由改变两个衰减器的衰减量K1和K2完成的，输出信号幅度范围0～16V，划分为8个档位（粗调），按1、2、4、8倍率步进式改变输出量程。各个量程的步进衰减量K1和K2值，如表所示。 • 2）幅度细调 细调是由一个幅度调节DAC（DAC0832）来完成的，它改变波形合成DAC（AD9762）的参考电压Ur。8位DAC0832完成每个量程档内的幅度调节（细调），为28=256级，调节间隔（幅度分辨力）为 ,如表所示。
