ATLAS 実験ミューオントリガーシステム用エレクトロニクスの開発

1. ATLAS実験ミューオントリガーシステム用エレクトロニクスの開発ATLAS実験ミューオントリガーシステム用エレクトロニクスの開発 東京大学理学系研究科物理学専攻小林富雄研究室　修士2年 澁谷和弘 ICEPPシンポジウム

2. 発表内容 • ATLASのトリガーシステム • レベル１トリガーシステム • ミューオントリガーシステム • TGCエレクトロニクスについて • 開発状況 • 今後について ICEPPシンポジウム

3. ATLAS実験のトリガーシステム • 膨大データの中から興味のあるイベントを効率よく識別 • ３段階のトリガーシステム 40MHz HW Hybrid SW 100Hz 2.5ms ICEPPシンポジウム

4. レベル1トリガーシステム • ミューオン検出器とカロリメータ • の情報によるトリガー • 40.08MHzでデータを処理する • スピードが要求される。 • HW実装が不可欠 • 2.5ms間保持するパイプ • ラインバッファが必要 ICEPPシンポジウム

5. ミューオントリガー検出器 • エンドキャップ • TGC(Thin Gap Chamber) • バレル • RPC(Resistive Plate Chamber) ステーション間のコインシデンス 横運動量の大きさによる選別 ICEPPシンポジウム

6. TGC(Thin Gap Chamber) 二次元読み出し可能なMWPC anode-cathod間隔:1.4mm ガス:Co2/n-pentan(55%:45%) HV:2.9kV R(Wire)-f(Strip) 実験では2,3枚重ねて使用する 2枚ダブレット 3枚トリプレット 約3700枚使用される。 読み出し総チャンネル数32万チャンネル。 ICEPPシンポジウム 修士論文発表会＠30 Jan 2004

7. ミューオントリガーシステム Pivot Middle • 3Planeで構成(計7層) • トロイダル磁場により • 横運動量解析 • Pivotを基準点とし • 無限運動量トラック • からのずれを数値化 • (ΔR,Δφ)pT • MiddleLow-Pt判定(6GeV以上) • TripletHigh-Pt判定 • (R-φは独立に処理) Triplet toroidal ICEPPシンポジウム

8. TGCエレクトロニクスの構成 ICEPPシンポジウム

9. 各パートの役割 • トリガー • LVL1判定のためのトリガ候補の選出 • リードアウト • LVL1判定されたデータの読み出し • チェンバーからのデータとそのバンチIDの取得 • 第二座標(φ)の測定(MDTではφ　　　　　　　　　　測定を行ってない。) • 読み出しのデータからタイミング　　　　　　　　　　　のパラメータの決定が行える。 • コントロール • パラメータ設定などのモジュールの制御 ICEPPシンポジウム

10. Patch Panel ASIC • 32chを処理(1strip(wire)分) • サブナノの精度で遅延が行える。 • バンチクロッシング(25ns)と同期を行う。 ICEPPシンポジウム

11. Slave Board ASIC • トリガー、リードアウト二つの役割を担う。 • ステーション間でコインシデンスをとる。 • 6GeV以上のミューオンをトリガー(dR,dfの測定) • LVL1トリガー判定されたデータの読み出し • Wire-Stripは独立に処理が行われる。 ICEPPシンポジウム

12. JRC(JTAG Route Controller) • スイッチングコントローラ • PP,SLBの設定用 • JTAGプロトコルによりコントロール • Anti-Fuse FPGAを採用 ICEPPシンポジウム

13. PS Board • PP8チップ • SLB2チップ • JRC1チップ Total 1300board TGCからの信号32ch× 8 PP SLB JRC SSW HPT SSW ICEPPシンポジウム

14. High-Pt Board • 7層のコインシデンス • Tripletの情報からHigh-Ptのミューオンを検出 • Wire-Strip独立に処理 • Total 192 board Sector Logic へ (Optical, G-Link) [Wire] [Wire] [Strip] ICEPPシンポジウム

15. Sector Logic • R-φの統合したコインシデンスがとられる。 • 最終的にPtの高い２トラック選出 • MUCTPIへデータを送る。 • FPGAでロジック構成 • Total 144 board HPT SSW MUCTPI ICEPPシンポジウム

16. Star Switch • Anti-Fuse FPGA採用 • 複数のSLBからのデータの集約＆圧縮 • 既存のフォーマット 　 へ変換 • PP,SLBの設定がJRC経由で行える • About 200 board ROD SLB ICEPPシンポジウム

17. Read Out Driver • 複数のSSWからのデータを集めイベントビルド • L1ID,BCIDの整合性のチェック • LVL2のROBへ転送 • CPU搭載(SH4) • About 24 boards SSW ROB ICEPPシンポジウム

18. HSC -CCI • リモートコントロールシステム • CCIエレキハットからVMEで操作される。 • HSCCCIから操作され実験ホール内のHPT,SSWをコントロールする。 • Total 24 boards CCI HSC ICEPPシンポジウム

19. エレクトロニクスの設置場所 ICEPPシンポジウム

20. ASIC開発の現状 • ほぼすべての ASICは量産完了 • (量産されたチップのチェックは未) • Slave Board ASICは試作中。 • ２月中に提出し、試作ができ次第動作検証を行う。 • 使用するASIC,実験ホール内に置か　　　　　　　れるFPGAすべてに対して、放射線照　　　　　　射試験終了(γ線、陽子照射試験)。　　　　　　　問題なく動作することを確認　　　　　　　　　　(200Gyが基準値) ICEPPシンポジウム

21. 統合テスト • プロトタイプモジュールの完成に伴い、すべてのモジュールを統合した動作検証を行った。　　　　(チェンバーからの信号をPulse Pattern Generatorでエミュレートさせて行った。) • トリガーはシミュレーションとの比較の結果正常に動作することが確認。 　(トリガーを出力するレイテンシーもOK) • リードアウトは正しく読み出せること　　　　　　　　が確認。 ICEPPシンポジウム

22. 統合テストの写真です。 ICEPPシンポジウム

23. ビームテスト • CERNにて25nsビームを用いてビームテストを行い、25nsで正しくバンチIDすることが確かめられた。 ICEPPシンポジウム

24. タイミングスキームの検証 各モジュールの入力に遅延を実装 PP … delay、gateの設定 　　クロックへの同期化（バンチ識別） SLB、HPT、SL … delayの設定 　　入力の位相差を吸収(0.5クロック単位) 3バンチの読み出しデータの比較により、delay、 gateを最適化する タイムジッター20ns強とバンチ幅4nsの分布を 正確にとらえる値に設定 ICEPPシンポジウム

25. PPdelayスキャン gateの始めをジッターの始めに一致させる previousバンチにヒットがなくなる値に設定 M1=11.7ns、M2=15.6ns、M3=15.6ns M1,M2間の差はTOF(及びケーブル遅延)により発生 ICEPPシンポジウム

26. 今後の予定 • SLB ASICの試作を完了させ、量産体制へ移る。 • 製作されたボードの検査システムを構築する。 • 統合テストはトリガー、リードアウト　　　　　別々で行われてきたが、より実験　　　　　に近いTGCエレキすべてを統合　　　　　　したテストを行う予定。 ICEPPシンポジウム

27. おわりです。 ICEPPシンポジウム

28. セットアップ図 ICEPPシンポジウム

29. ICEPPシンポジウム

30. ビームテスト ICEPPシンポジウム

31. ICEPPシンポジウム