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V.Tocut – P.Vallerand

Large Synoptic Survey Telescope: “the widest, fastest, deepest eye of the new digital age”… CABAC : Clock And Bias ASIC for CCD. H.Lebbolo – S.Russo. V.Tocut – P.Vallerand. WIDE (large)

ratana
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V.Tocut – P.Vallerand

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Presentation Transcript

  1. Large Synoptic Survey Telescope: “the widest, fastest, deepest eye of the new digital age”… CABAC : Clock And Bias ASIC for CCD H.Lebbolo– S.Russo V.Tocut – P.Vallerand

  2. WIDE (large) LSST sera un téléscope à grandeouverture et large champ, équipéd’unecaméra de 3200 Mpixel pour l’observation des objetsastronomiques de faibleluminosité. FAST (rapide) LSST devraparcourirrapidement le cielprofond, suivre des objets qui bougentouchangent : de l’explosion de supernovae aux astéroidsorbitantprès de la Terre. → Temps de pose par image = 15s avec un Temps de lecture = 2s DEEP (profond) LSST devracartographier des milliards de galaxies, sonderl’univers à la recherche de la matière noire et de l’énergie noire. Un nouveau téléscope:

  3. Un nouveau téléscope: où? Chili – site de Cerro Pachon situé à 2680 m d'altitude et reconnu pour ses nuits claires et son faible taux d'humidité

  4. Un nouveau téléscope: comment? • télescope de type Paul-Baker: optique très compact • 3 miroirs focalisent la lumière: miroirs primaire et tertiaire concentriques • 3 lentilles de correction de champ sur la caméra • 1 filtre optique • 1 caméra Enceinte de la caméra Mosaïque de CCD Camera Filtrestocké Filtresur le trajet de la lumière Lentilles

  5. Le système de détection au plan focal : La caméra : mosaïque de 189 CCD, segmentée en 21 « Science » Rafts de 9 CCD • CCD de 16M pixels soit un total de 3.2G pixels • RAFT tower : • 9 CCD associés • à leurélectronique 3X3 CCD “RAFT” 4 Corner Rafts de 3 CCD pour le contrôle de position de la caméra ~ 64 cm de diamètre

  6. Charge CoupledDevice : système à transfert de charges Matrice CCD pour la caméra de LLST Dimension total de la matrice : 41.9 mm x 42.0 mm Nombre de pixels : 4096 (H) x 4004 (V) ≈ 16M Taille du Pixel : 10 µm², 4 phases Nombre de sorties : 16 Gain typique : 5 µV/électron Capacité totale de 200000 électrons Facteur de remplissage : 93% Fréquence typique de lecture : 550kHz Registre de sortie 3-phases Puissance dissipée par amplificateur : 17 mW Puissance dissipée totale de la matrice : 350 mW • Prix ~200k$ • 2 fournisseurs de CCD possibles: • e2v • ITL • 16 segments de • 512 x 2002 pixels

  7. Charge CoupledDevice : systèmes à transfert de charges Matrice CCD : une mer de pixels rangés en ligne/colonne L’astuce consiste à avoir un seul signal de sortie pour toute la matrice : besoin de transférer les charges stockées d’un pixel à son voisin pixel : assure la conversion de photons en électrons et de les stocker dans cette capacité Pixel CMOS à 4 phases Au moyen de signaux d’horloge déphasés qui polarisent les 4 puits de potentiel : le transfert de charge d’un pixel à l’autre est assuré Cette opération est répétée pour chaque colonne du CCD soit 2002 fois pour le CCD choisi

  8. Charge CoupledDevice : systèmes à transfert de charges Matrice CCD : transférer des charges stockées dans une matrice CCD = vider des seaux placés sur un tapis roulant Clocks And BiasesAsic for CCD CABAC CABAC Horloges // Horloges série ASPIC Analogue Signal ProcessingIntegated Circuit Signal analogique multiplexé

  9. Camera Electronics : Raft Electronic Board 2/CCD - 6/REB 3 CCD for 1 REB 9 CCD per RAFT 16/CCD - 48/REB 1/REB – 3/RAFT FPGA (Xilinx Vertex 5 ) 18bits ADC (1Ms/s - AD7982) + buffer 16 channels readout CCD 16 Mpixel DREB ASPIC To DAQ. (ATCA crate) 3.12 Gbit/s available for the 0.5 Gb/s needed to read 3 CCD in 2s Fast ADC 2/CCD - 6/REB Clocks, Biases, OD REB : 3/RAFT CABAC ASPICa pour fonctiond’amplifier les signauxanalogiquesprovenantdes 16 sorties de chaque CCD • CABACa pour fonction de fournir • l’alimention (OD) de l’étage de sortie du CCD les polarisations : RD, OG, GD/SC • Horloges “images” (parallel) • Horloges “registres” (serial) 16 sorties /CCD x 189 = • 3024 voies d’électronique

  10. CABAC: Clock And BiasAsic for CCD Etage de sortie du CCD : unecapacité de lecture et son système de “reset”, 2 transistor NMOS montés en “suiveur” IΦ3 IΦ0 IΦ1 IΦ2 IΦ3 Le chip doit fournir les horloges (série et parallèle), les polarisations et les alimentations des amplificateurs de sortie des CCD

  11. CABAC: Clock And BiasAsic for CCD Caractéristiques des CCD CCD de référence de CABAC0

  12. CABAC: Clock And BiasAsic for CCD • Programmation du chip par bus SPI • Signauxdélivrés par CABAC : • Alimentations de tensions continues (OutputDrain & Biases): • 2 OD : 8 bits pour des niveaux programmable de 13 à 36V, 16 mA sur une charge de : 100Ω + .1µF • 1 RD : 8 bits pour des niveaux programmable de 13 à 36V, sur une charge de 1kΩ + .1µF • 1 GD : 8 bits pour des niveaux programmable de 13 à 36V, sur une charge de 1kΩ + .1µF • 1 OG : 8 bits pour des niveaux programmable de 0.1 à 4.8V, sur une charge de 1kΩ + .1µF • Horloges : • 4 parallèles: 8 bit pour la programmation du courant jusqu’à 300mA sur ΔV = 20V max • 4 séries: 8 bit pour la programmation du courant jusqu’à 16mA max

  13. CABAC0 : plan de route Jalonsprincipaux : • Avril 2012 : soumission CABAC 0 • Septembre2012 : tests du chip CABAC0 • Procédé de fabrication : • AMS CMOS 0.35µm 50V, H35B4D3 • 1er chip dans cette techno • au sein de l’IN2P3 ! • Surface ~ 6*6 mm² (1000€ /mm²) • Mis en boitier en QFN 100

  14. Banc de test CABAC0 Développement conjoint :Laboratoire de L’accélérateur Linéaire - LPNHEJ.Jéglot; D.Martin; S.Russo… Validation, caractérisation et tests « longue durée de fonctionnement » de CABAC0

  15. CABAC0 : résultats de mesure Parallel clocks 12 V (VDDu) 2 V (VDDl) DAC @ 255 LOAD: 22 nF to GND 22 nF to neighborhoods

  16. CABAC0 : résultats de mesure Serial clocks 12 V (VDDu) 2 V (VDDl) DAC @ 255 LOAD: 100 pF to GND 100 pF to neighborhoods

  17. CABAC0 : résultats de mesure Horloges : latence du signal de sortie surtout pour les parallèles ! DAC @ 255 DAC @ 127 DAC @ 63

  18. CABAC0 : conclusion des résultatsde mesure Le chip estfonctionnel Les caractéristiquesprincipalessontsatisfaisantes. CABAC0 peutdoncêtreutilisée sur la Raft Electronique Board; Certainescaractéristiques ne sont pas conformes aux specifications : Horlogesparallèles et séries : 1/ fronts  et  trop lentset assymétriques 2/ latence entre le signal de commande et le signal de sortie, en fonction du temps de montée Couplage : des horlogessur la référence de tension OD

  19. de CABAC0 à CABAC1 : motivations • rendre possible le pilotage des CCD – ITL qui nécessitent de générer des tensions negatives • rendre le chip plus robuste pour garantir une durée de vie ~ 10 ans : attention aux violations de Vgs dans cette techno qui diminuent la durée de vie LTacc du chip • implémenterunefonction de “sécurité” qui assure unemisesous tension conforme aux contraintes du CCD • améliorer les performances de CABAC0 (temps de montée des horloges, couplage…) • configuration : rendre possible le réglage de chaque front d’horloge

  20. de CABAC0 à CABAC1 : • OD & Biaseslevel for e2v & ITL CCD : • Clockslevel for e2v & ITL CCD CCD ITL nécessitent des tensions négatives • 2 solutions : • Translater le Front Substrat du CCD à une potentiel positif • Translater le substrat de CABAC à un potentiel négatif

  21. CABAC1 : des signauxnégatifs à générer… polarisationnégative du substrat CCD Buffer + ADC FPGA od, bias, clock Front Substrat Mux translate CABAC1 spi / lvds FS Level shift GND(0V) Bgnd Les cellules analogiques standard (DAC) doivent être connectées au substrat du chip Besoin de translation entre la logique de commande et les cellules analogiques -12V typical

  22. CABAC1 : schémafonctionnel

  23. Serial clocks I~70mA 8 PMOS de w=3000µm / l=3µm 8 NMOS de w=1000µm / l=2.5µm I~ 80mA

  24. Serial clocks: simulations • IDAC load : 160pF to GND • 100% rise 33ns fall 28ns • 75% rise 43ns fall 37ns • 50% rise 61ns fall 55ns • 25% rise 113ns fall 112ns

  25. Serial clocks : simulations Amplitude : 20V Load 160pF Latence <10ns/div

  26. Parallelclocks I~ 430mA 30 PMOS de w=5000µm / l=3µm I~ 490mA 10 NMOS de w=5000µm / l=2.5µm

  27. Parallelclocks : simulations Load : 66nF, current : 25,50,75,100%, Amplitude 20V

  28. Parallelclocks : simulations IDAC trise 100% 2.55µs 75% 3.3µs 50% 5µs 25% 10µs Latence < 30ns

  29. Parallelclocks : simulations IDAC trise 100% 2.5µs 75% 3.3µs 50% 5µs 25% 10µs Latence < 35ns/div

  30. CABAC1 : layout • Procédé de fabrication : AMS CMOS 0.35µm 50V H35B4D3 PCK0 RGsupply Analog Mux SPI RG SCK2 Clock Mux PCK1 Bias Buffers PCK2 Scksupply SCK0 SCK1 PCK3 Pcksupply • Surface ~ 9*6 mm² (1000€ /mm²)

  31. CABAC1 : plan de route Jalonsprincipaux: • Mai 2014 : soumission CABAC 1 • En cours : développement du banc de test CABAC1 • Septembre2014 : tests du chip CABAC1

  32. Questions ?

  33. RAFT tower : un assemblage de 9 CCD 21 « science » RAFT Tower pour la caméra Nombre de sorties par CCD : 16 X 189 • 3024 voies d’électronique

  34. Clocksload

  35. CABAC changes : Clocks • Clocks : • One DAC to control eachslope => allow to have samerise and fall time ; • Readout/Exposureclockmask : allow the possibility of clockingduringexposure ; • Increase serial clock output currentcapability : 16  70mA (decrease min rising & falling time) ; • Increaseparallelclock output currentcapability : 300  400mA ; • Decrease the delay versus out current relation • Max amplitude : 20V(Vdd_Upper – Vdd_Lower) • Absolute max upper value : 25V (Vdd_Upper)

  36. CABAC level translation • Isolated standard logiccellsexist • Standard analogcells (DAC) has to beconnected to bulk. • => level translation betweenlogic and analogcells has to beimplementedat REB level or inside CABAC • Passive multiplexer cannotbeimplemented on « translatedCabac » • Multiplexer output has to betranslatedprior to the fas ADC

  37. Charge CoupledDevice : systèmes à transfert de charges Rappel du principe d’un pixel de CCD : basé sur l’effet photovoltaïque d’une capacité MOS (MetalOxyde SemiConductor ) qui permet de convertir les photons en électrons et de les stocker dans cette capacité Capacité MOS exposée à la lumière Capacité MOS utilisée comme pixel Q : charge stockée Q L’exposition à la lumière du pixel CMOS entraine une accumulation de charge Q proportionnelle au nombre de photons reçus

  38. de CABAC0 à CABAC1 : évolutions Motivation : améliorer les performances de CABAC0, rendre CABAC1 compatible avec les 2 types de CCD E2v et ITL (choix pas encore fait !!) • Augmenter le courant de sortie des horloges series de 16mA à 60mA et des horlogesparallèles de 300mA à 400mA • Réduirele crosstalk en optimisant le layout et en ajoutant des anneaux de garde • Implémenterunefonction de “sécurité” pour assurer uneprocédurede mise sous tensions des références • Fournir des tensions negatives au CCD “ITL” ce qui implique de polariser en négatif le substrat de CABAC1 • Modifications majeures de l’architecture de CABAC1

  39. Les échéances du projet : fin 2014, électronique “prototype” finie!

  40. L’organisation projet • Depuis son entrée dans le consortium en 2007, la collaboration LSST France compte aujourd'hui 8 laboratoires du CNRS (Centre National de la Recherche Scientifique), provenant de l'un de ses 10 départements de Recherche, l'IN2P3 (Institut National de Physique Nucléaire et de Physique des Particules). Ces laboratoires dont l'expertise est essentiellement dédiée à la physique des particules sont, par ordre alphabétique :APC, pour la calibration atmosphérique et le contrôle commande de la caméra (CCS, pour Camera Control System) • CC IN2P3, calcul et gestion des données LSST. • CPPM, pour le changeur de filtre. • LAL, pour l'électroniquefront-end des CCD. • LMA, pour mener la phase d'étude de faisabilité des filtres LSST. • LPC, pour le banc de test du système d'échange de filtres. • LPNHE, pour le carrousel de filtres, le banc de caractérisation (mécanique et fonctionnelle) d'une fraction importante (25-50%) des ~300 senseurs CCD pour sélectionner ceux qui couvriront le plan focal de la caméra du LSST (en collaboration avec le BNL). • LPSC, pour le banc de caractérisation de la caméra (CCOB, pour Camera Caracterization Optical bench) et le chargeur de filtres.

  41. Un nouveau téléscope: comment? • télescope de type Paul-Baker: optique très compact • 3 miroirs focalisent la lumière: miroirs primaire et tertiaire concentriques • 3 lentilles de correction de champ sur la camera Miroir primaire: • 8m de diamètre

  42. Avril 2012: soumission CABAC – 2 prototypes prévus Juillet 2012: soumission ASPIC III – dernier prototype Avant Juillet 2012: lecture d’un CCD LSST avec ASPIC II Calendrier LSST Planning Camera : Electroniquefinie!

  43. Charge CoupledDevice : systèmes à transfert de charges Principe (suite) : transférer les charges stockées d’un pixel à l’autre…

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