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第 3 章 组合逻辑电路

第 3 章 组合逻辑电路. 第 3 章 组合逻辑电路. 3.1 概述 3.2 组合逻辑电路的分析方法和设计方法 3.3 若干常用的组合逻辑电路. 返 回 主 目 录. 第 3 章 组合逻辑电路. 3.1 概 述. 组合逻辑电路. 数字逻辑电路按逻辑功能分为. 时序逻辑电路. 一、组合逻辑电路的特点 功能特点：任一时刻的输出仅仅取决于该时刻的输入，而与 电路原来的状态无关。 结构特点：由门构成，不包含存储单元。. …. …. ….

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第 3 章 组合逻辑电路

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  1. 第3 章 组合逻辑电路 第 3 章 组合逻辑电路 3.1 概述 3.2 组合逻辑电路的分析方法和设计方法 3.3 若干常用的组合逻辑电路 返 回 主 目 录

  2. 第3 章 组合逻辑电路 3.1 概 述 组合逻辑电路 数字逻辑电路按逻辑功能分为 时序逻辑电路 一、组合逻辑电路的特点 功能特点：任一时刻的输出仅仅取决于该时刻的输入，而与 电路原来的状态无关。 结构特点：由门构成，不包含存储单元。

  3. … … … ym = fm( a1、 a2、 an ) y2 = f2( a1、 a2、 an ) y1 = f1( a1、 a2、 an ) 、 、 、 . . . … y1、y2、 ym 为输出变量 … a1、a2、 an 为输入变量 第3 章 组合逻辑电路 二、组合逻辑电路逻辑功能的描述 组合逻辑电路的框图 输出与输入变量之间的逻辑关系的函数关系式：

  4. 真 值 表 功 能 说 明 函 数 表 达 式 组 合 逻 辑 电 路 第3 章 组合逻辑电路 3.2 组合逻辑电路的分析方法和设计方法 3.2.1 组合逻辑电路的分析方法 组合逻辑电路的分析：已知逻辑图，求功能。 一般分析步骤： 变形为与或式 由输入端到输 据输出与输 入的取值规律 出端逐级进行

  5. = Y = 1 1 A A B Y . & & & Y B A A A B B B B B B B B + AB AB AB AB A A A A A . 第3 章 组合逻辑电路 [例] 试分析图示电路的逻辑功能。 B A 解： 1、由逻辑图写出逻辑函数式 2、由逻辑函数式列出真值表 3、功能说明 0 0 0101 0011 实现异或功能。 11

  6. D D D B B D D D B C . B = DCA + DCB + DCB D D D A C C C C A C A C B D D B C D B D C . . Y1 = DCA DCB DCB . Y2 = DC DBA DC DC C C B B Y2 Y1 Y0 . Y0 = DB DC = DB + DC . . . DBA DBA D C A 第3 章 组合逻辑电路 [例] 试分析图示电路的逻辑功能，指出该电路的用途。 B C D C D A D D B 解：由逻辑图写出逻辑函数式 = DC + DBA

  7. Y2 Y1 Y0 D C B A = DC + DBA . Y2 = DC DBA 第3 章 组合逻辑电路 2、由逻辑函数式列出真值表 00000000000 0000000011111111 0000111100001111 0011001100110011 0101010101010101 1 1111

  8. Y2 Y1 Y0 D C B A = DCA + DCB + DCB . . Y1 = DCA DCB DCB 第3 章 组合逻辑电路 2、由逻辑函数式列出真值表 000000 00000000000 0000000011111111 0000111100001111 0011001100110011 0101010101010101 1 1 1 1 1 00000 1 1111

  9. Y2 Y1 Y0 D C B A . Y0 = DB DC = DB + DC 第3 章 组合逻辑电路 2、由逻辑函数式列出真值表 11 000000 00000000000 0000000011111111 0000111100001111 0011001100110011 0101010101010101 11 11 0000000000 1 1 1 1 1 00000 1 1111

  10. Y2 Y1 Y0 D C B A 第3 章 组合逻辑电路 2、由逻辑函数式列出真值表 11 000000 00000000000 0000000011111111 0000111100001111 0011001100110011 0101010101010101 3、功能说明 11 当 DCBA 表示的二进制数小于或 等 于 5 时，Y 0 = 1; 当 DCBA 表示的二进制数 在 6 和 10 之间 时，Y 1 = 1； 当 DCBA 表示的二进制数大于或 等于11 时，Y 2 = 1。 即判断4位二进制数的数值范围。 11 0000000000 1 1 1 1 1 00000 1 1111

  11. 卡诺图化简求 函数最简式 ，并变换成所用门的表示形式 逻 辑 图 设 计 要 求 真 值 表 第3 章 组合逻辑电路 3.2.2 组合逻辑电路的设计方法 组合逻辑电路的设计：根据功能要求求电路。 用门进行组合逻辑电路设计的一般设计步骤： 确定输入、输出 变量及其因果关 系；规定0、1所 表示的状态 选定门 的类型

  12. 正常工作状态 R A G R A G R R R R R R A A A A A A G G G G G G 故障状态 R A G 第3 章 组合逻辑电路 [例 ] 设计一个监视交通信号灯工作状态的逻辑电路。每一 组信号灯由红、黄、绿三盏灯组成，如图所示。正常工作情况 下，任何时刻必有一盏灯点亮，而且只允许一盏灯点亮。而当出 现其他五种点亮状态时，电路发生故障，发出故障信号。用与非 门和非门实现。 解： 1、确定输入、输出变量 输入变量为红、黄、绿三盏灯，用R、A、G 表示，规定 灯亮时为1、不亮时为0；输出变量为故障信号，用 Z 表示，规 定正常工作时为0，发生故障时为 1。

  13. 真 值 表 R A G Z AG 01 11 10 00 R . . . = RAG RA RG AG 0 1 = RAG + RA + RG + AG Z = RAG + RA + RG + AG 第3 章 组合逻辑电路 2、依输出、输入变量的逻辑关系，列出真值表 3、由真值表作出逻辑函数的 卡若图，求出最简与或式并变换 成与非—与非式 01010101 00001111 00110011 1 0 0 1 0 1 0 1 0 1 1 1 0 1 1 1

  14. 用3个非门分别实现 R 、A、G . . . = RAG RA RG AG 1 1 1 Z 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A G

  15. 用1个与非门实现 RAG . . . = RAG RA RG AG 1 1 1 & Z 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A G

  16. 用1个与非门实现 RA . . . = RAG RA RG AG 1 1 1 & & Z 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A G

  17. . . . = RAG RA RG AG 1 1 1 & & & Z 用1个与非门实现 RG 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A G

  18. . . . = RAG RA RG AG 1 1 1 & & & & Z 用1个与非门实现 AG 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A G

  19. . . . = RAG RA RG AG 1 1 1 & & & & & Z 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 用1个与非门实现 Z R A Z G

  20. 1 1 1 & & & & & 第3 章 组合逻辑电路 4、由逻辑函数式画出逻辑图 R A Z G

  21. 真 值 表 A B C X Y Z 第3 章 组合逻辑电路 [例 ] 设计一个将3位二进制数码转换为3位循环码的逻辑电路。 解： 1、确定输入、输出变量 输入变量——3位二进制数，用A、B、C表示； 输出变量——3位循环码，用X、Y、Z 表示。 2、依输出、输入变量的逻辑关系，列出真值表 01010101 00001111 00110011 00001111 00111100 01100110

  22. BC BC BC 01 01 01 11 11 11 10 10 10 00 00 00 A A A 0 0 0 真 值 表 1 1 1 A B C X Y Z X Z Y 01010101 00001111 00110011 00001111 00111100 01100110 第3 章 组合逻辑电路 3、由真值表作出逻辑函数的卡若图，求出最简与或式并变形 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 1 0 1 0 1

  23. BC BC BC 01 01 01 11 11 11 10 10 10 00 00 00 A A A 0 0 0 Z = BC + BC = B⊕C Y = AB + AB = A⊕B 1 1 1 Z Y X 第3 章 组合逻辑电路 3、由真值表作出逻辑函数的卡若图，求出最简与或式并变形 X = A 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 1 0 1 0 1 0 1 0 1

  24. BC BC BC 01 01 01 11 11 11 10 10 10 00 00 00 A A A 0 0 0 Z = BC + BC = B⊕C Y = AB + AB = A⊕B 1 1 1 Z Y X =1 =1 第3 章 组合逻辑电路 3、由真值表作出逻辑函数的卡若图，求出最简与或式并变形 X = A 0 0 0 0 1 1 1 1 4、由逻辑函数式画出逻辑图 1 1 0 0 0 0 1 1 A X Y B 0 1 0 1 Z C 0 1 0 1

  25. 第3 章 组合逻辑电路 3.3 若干常用的组合逻辑电路 3.3.1 编码器 编码器的功能：用按一定规律排列的0和1作代码，每组代码 表示一个特定的数。 二进制编码器 二 — 十进制编码器 编码器分类 优先编码器 一、普通编码器（二进制编码器） 输入量： I0~ I7 表示十进制数0 ~ 7, 1 输入有效。 输出量： Y2~ Y0 表示3位二进制代码 。 3 位二进制编码器框图

  26. 真 值 表 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 第3 章 组合逻辑电路 二进制编码器的特点： 输入有约束，任一时刻只允许一个输入信号有效。 二进制编码器的真值表简化列写，表中每一行表示对一个输 入信号进行编码。 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0

  27. 真 值 表 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 + I0 I1 + I2 I1 + I3 I1 + I4 I1 + I5 I1 + I6 I1 + I7 I1 = 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 = I1( I0 I2 I3 I4 I5 I6 I7 + I0 + I2 + I3 + I4 + I5 + I6 + I7 ) 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 第3 章 组合逻辑电路 用公式化简法利用约束条件，求出最简函数式： 如： = I1

  28. 真 值 表 I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 1 1 1 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 第3 章 组合逻辑电路 用公式化简法利用约束条件，求出最简函数式： Y2 = I4 + I5 + I6 + I7 Y1 = I2 + I3 + I6 + I7 Y0 = I1 + I3 + I5 + I7

  29. ≥1 ≥1 ≥1 第3 章 组合逻辑电路 用公式化简法利用约束条件，求出最简函数式： Y2 = I4 + I5 + I6 + I7 Y1 = I2 + I3 + I6 + I7 Y0 = I1 + I3 + I5 + I7 由函数式画出逻辑图 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0

  30. 第3 章 组合逻辑电路 二、优先编码器 允许同时输入两个以上编码信号，但只对其中一个优先权 最高的信号进行编码。

  31. 第3 章 组合逻辑电路 3.3.2 译码器 译码器的逻辑功能： 将每个输入的二进制代码译成对应的输出高、低电平信号。 二进制译码器 二—十进制译码器 译码器分类 显示译码器 一、二进制译码器（最小项译码器） 功能： 将n 位二进制代码译成 2n 个十进制数。 输入量： n 位二进制代码； 输出量： 2 n 个十进制数。 特 点： 每输入一组代码，多个输出端中仅一个输出端有输 出，可 1 有效或 0 有效。

  32. 3 位二进制译码器（3 线 — 8 线译码器）框图 第3 章 组合逻辑电路

  33. 真 值 表 输出变量—— 4 个十进制数，用Y3、Y2、Y1、Y0表示。 A1 A0 Y3 Y2 Y1 Y0 第3 章 组合逻辑电路 1、二进制译码器的设计 例 设计一个 0 输出有效的 2 线 — 4 线译码器。 （1） 确定输入、输出变量 输入变量—— 2 位二进制代码（地址码），用A1、 A0表示； （2） 列出真值表 0 0 1 1 0 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 0

  34. Y2 = A1 A0 Y1 = A1 A0 Y3 = A1 A0 Y0 = A1 A0 Y3 = A1 A0 Y2 = A1 A0 真 值 表 Y1 = A1 A0 A1 A0 Y3 Y2 Y1 Y0 0 0 1 1 0 1 0 1 0 1 1 1 Y0 = A1 A0 1 1 1 0 1 1 1 0 1 1 1 0 第3 章 组合逻辑电路 （3） 由真值表写出最简函数式

  35. Y0 = A1 A0 Y3 = A1 A0 Y2 = A1 A0 Y1 = A1 A0 Y0 Y3 Y2 Y1 Y3 = A1 A0 Y2 = A1 A0 1 1 & & & & Y1 = A1 A0 Y0 = A1 A0 第3 章 组合逻辑电路 （3） 由真值表写出最简函数式 （4）由函数式画出逻辑图 A1 A0

  36. S1 Y3 Y0 Y1 Y2 Y6 Y4 Y5 Y7 74LS138 A2 A1 A0 S2 S3 74LS138的逻辑符号 用与非门组成的3线—8线译码器74LS138 第3 章 组合逻辑电路 2、集成3位二进制译码器（3线—8线译码器）74LS138 控制输入端 输 出 端 地址输入端

  37. 当S1=0、S2+ S3=×, 各输出Y0 ~Y7均为1，译 或S1=×、S2+ S3=1时， 用与非门组成的3线—8线译码器74LS138 第3 章 组合逻辑电路 功能分析 1 (×) 1 0 码器处于被禁止状态。 × 1 0 × ( 至少一个为1 ) 1 1 1 1 1

  38. Y1 = A2 A1 A0 = m1 Y2 = A2 A1 A0 = m2 当S1=1、S2+ S3=0时， Y3 = A2 A1 A0 = m3 Y4 = A2 A1 A0 = m4 Y5 = A2 A1 A0 = m5 Y6 = A2 A1 A0 = m6 Y0 = A2 A1 A0 = m0 Y7 = A2 A1 A0 = m7 用与非门组成的3线—8线译码器74LS138 第3 章 组合逻辑电路 功能分析 译码器处于工作状态，各 输出端的逻辑表达式为： 1 0 1 0

  39. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 当S1=0、S2+ S3=×, 或S1=×、S2+ S3=1时， 各输出Y0 ~Y7均为1 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1

  40. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 当S1=1、 S2+ S3=0时， 译码器处于工作状态 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 0 1 1 1 0 0 1 0 1 0 1 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 1

  41. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 = A2 A1 A0 = m0 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 0 1 1 1

  42. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y1 = A2 A1 A0 = m1 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 1 1 1 0 1 0 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1

  43. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y2 = A2 A1 A0 = m2 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 0 0 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1

  44. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y3 = A2 A1 A0 = m3 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 1 1 0 1 0 0 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1

  45. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y4 = A2 A1 A0 = m4 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 0 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

  46. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y5 = A2 A1 A0 = m5 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 0 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

  47. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y6 = A2 A1 A0 = m6 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1

  48. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y7 = A2 A1 A0 = m7 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 0

  49. 3线—8线译码器74LS138的真值表 S1 S2 +S3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 第3 章 组合逻辑电路 × × × 1 1 1 1 1 1 1 1 0 × × 1 × × × 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 0

  50. S1 Y3 Y6 Y5 Y4 Y0 Y7 Y1 Y2 74LS138 A2 Y i = m i 当控制输入端S1=1、 S2+ S3=0时， A1 A0 S3 S2 下标相同 74LS138的逻辑符号 当控制输入端不满足S1=1、 S2+ S3=0时， 第3 章 组合逻辑电路 小结 3线—8线译码器74LS138的逻辑符号： 74LS138 是 0 输出有效的译码器。 处于 译码工作状态， 输出逻辑表达式的一般形式为： mi 是以地址输入变量构成的最小项。 处于不译码的 禁止状态，各输出端均输出1。

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