1 / 88

Sekvencijalni kôd

Sekvencijalni kôd. Sekvencijalni k ô d je sadržan u: Procesu (PROCESS) Proceduri (PROCEDURE) Funkciji (FUNCTION) Sekvencijalne naredbe: IF WAIT CASE LOOP. PROCESS. O kvir za sekvencijalni kod - definiše oblast arhitekture u kojoj se naredbe izvršavaju na sekvencijalan način.

sarila
Télécharger la présentation

Sekvencijalni kôd

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Sekvencijalni kôd • Sekvencijalni kôd je sadržan u: • Procesu (PROCESS) • Proceduri (PROCEDURE) • Funkciji (FUNCTION) • Sekvencijalne naredbe: • IF • WAIT • CASE • LOOP Arhitektura mikrosistema

  2. PROCESS • Okvir za sekvencijalni kod- definiše oblast arhitekture u kojoj se naredbe izvršavaju na sekvencijalan način. • Kao celina, proces je konkurentna naredba i može se kombinovati s drugim konkurentnim naredbama i procesima u okviru iste arhitekture. • U odnosu na to kako se definišu uslovi za aktiviranje, razlikujemo dve vrste procesa: • proces sa listom senzitivnosti i • proces sa wait naredbom. Arhitektura mikrosistema

  3. Proces sa listom senzitivnosti [labela:] PROCESS (lista senzitivnosti) [VARIABLE ime tip [opseg] [:= inicijalna_vrednost]] BEGIN (sekvencijalni kôd) END PROCESS [labela]; • Lista senzitivnosti: spisak signala na koje je proces senzitivan (osetljiv) • Promena vrednosti bilo kog signala iz liste senzitivnosti aktivira proces • Nakon aktiviranja, naredbe iz dela sekvencijalni kôd se izvršavaju jedna za drugom. • Nakon što se izvrši i poslednja naredba, proces se deaktivira, i ostaje neaktivan sve do ponovnog aktiviranja Arhitektura mikrosistema

  4. Proces sa listom senzitivnosti - primer - opis kombinacionog kola Proces se izvrši jedanputuvek kad se promeni vrednost nekog od signala a, b ili c. SIGNAL a, b, c : STD_LOGIC; . . . PROCESS(a, b, c) BEGIN y <= a OR b OR c; END PROCESS; Isti efekat kao jednostavna konkurentna naredba dodele: y <= a OR b OR c; Arhitektura mikrosistema

  5. Proces sa listom senzitivnosti - primer - opis sekvencijalnog kola LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff IS PORT (d,clk,rst : IN STD_LOGIC; q : OUT STD_LOGIC); END dff; ARCHITECTURE arch_proc OF dff IS BEGIN PROCESS(clk,rst) BEGIN IF(rst='1') THEN q <= '0'; ELSIF(clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END arch_proc; Detekcija rastuće ivice taktnog signala Arhitektura mikrosistema

  6. Proces sa wait naredbom • Ako se WAIT koristi u procesu, lista senzitivnosti mora biti izostavljena • WAIT sustenduje izvršenje procesa do ispunjenja zadatog uslova • Tri oblika: • WAIT UNTIL uslov; • WAIT ON signal1 [, signal2, …]; • WAIT FOR vreme; -- samo u simulaciji Arhitektura mikrosistema

  7. Proces sa wait naredbom primer- opis kombinacionog kola SIGNAL a, b, c : STD_LOGIC; . . . PROCESS(a, b, c) BEGIN y <= a OR b OR c; END PROCESS; SIGNAL a, b, c : STD_LOGIC; . . . PROCESS BEGIN WAIT ON a, b, c; y <= a OR b OR c; END PROCESS; Arhitektura mikrosistema

  8. Proces sa wait naredbom primer- opis sekvencijalnog kola PROCESS (clk) VARIABLE v : INTEGER RANGE 0 TO 10; BEGIN IF(clk'EVENT AND clk='1') THEN v := v + 1; IF(v = 10) THEN v := 0; END IF; cifra <= v; END IF; END PROCESS; PROCESS VARIABLE v : INTEGER RANGE 0 TO 10; BEGIN WAIT UNTIL (clk'EVENT AND clk='1'); v := v + 1; IF(v = 10) THEN v := 0; END IF; cifra <= v; END PROCESS; BCD brojač Arhitektura mikrosistema

  9. Signali u procesu • Deklarišu se u deklarativnom delu arhitekture, a vidljivi su, tj. mogu se koristiti, kako u konkurentnim sekcijama arhitekture, tako i unutar procesa koji su obuhvaćeni arhitekturom. ARCHITECTURE … SIGNAL a,b : STD_LOGIC; BEGIN . . . PROCESS(…) BEGIN b <= …; END PROCESS; . . . a <= b …; END … Arhitektura mikrosistema

  10. Odložena dodela signala u procesu • Dodela vrednosti signalu, obavljena unutar procesa, odlaže se do trenutka završetka tekućeg izvršenja procesa. • U toku jednog izvršenja procesa, signal zadržava vrednost koju je imao u trenutku aktiviranja procesa (a koja potiče iz prethodnog izvršenja procesa), a novu vrednost dobija tek nakon deaktiviranja procesa. • Ako se unutar procesa istom signalu više puta dodeli vrednost, samo će poslednja dodela imati vidljiv efekat. Arhitektura mikrosistema

  11. Odložena dodela signala u procesu Važi samo poslednja dodela istom signalu Iste naredbe u konkurentnom kodu Višestruke dodele u konkurentnom kodu nisu zabranjene, ali stvaraju kratak spoj Arhitektura mikrosistema

  12. Varijable • Samo u sekvencijalnom kodu (PROCESS, PROCEDURE, FUNCTION) • Samo kao lokalne promenljive • Ažuriranje varijable je trenutno (kao promenljive iz programskih jezika) • Naredba dodele za varijable: • var := izraz; Arhitektura mikrosistema

  13. Proces s varijablom Varijable se deklarišu u deklarativnoj sekciji procesa SIGNAL a, b, y : STD_LOGIC; ... PROCESS(a,b) VARIABLE v : STD_LOGIC; BEGIN v := ’0’; v := v XOR a; v := v XOR b; y <= v; PROCESS; Isti tipovi podataka kao za procese Neposredno ažuriranje (odmah nakon izvršene naredbe) Isti efekat kao: y <= a XOR b; Rezultat izračunavanja se iznosi van procesa Isti kod, ali sa signalima Arhitektura mikrosistema

  14. Sinteza procesa s varijablom SIGNAL a, b, y : STD_LOGIC; ... PROCESS(a,b) VARIABLE v : STD_LOGIC; BEGIN v := ’0’; v := v XOR a; v := v XOR b; y <= v; PROCESS; PROCESS(a,b) VARIABLE v0, v1, v2 : STD_LOGIC; BEGIN v0 := ’0’; v1 := v0 XOR a; v2 := v1 XOR b; y <= v2; END PROCESS; Neophodna je transformacija koda => zamena varijable v sa više novih varijabli, tako da se svaka koristi samo jedanput s leve strane u naredbi dodele. (Automatski sprovodi softver za sintezu) Direktna sinteza nije moguća Arhitektura mikrosistema Isti kod, ali sa signalima

  15. Signali vs. varijable SIGNAL a, b, s : STD_LOGIC; ... PROCESS(a,b,s) BEGIN s <= ’0’; s <= s XOR a; s <= s XOR b; y <= s; END PROCESS; Zbog odložene dodele PROCESS(a,b,s) BEGIN s <= s XOR b; y <= s; END PROCESS; Signal se ne može delarisati u procesu Lista senzitivnosti za kombinaciono kolo sadrži sve signale koji se kao ulazni koriste u procesu (uključujući i s). Arhitektura mikrosistema

  16. IF • Sintaksa: IF uslov_1 THEN sekvencijane naredbe; ELSIF uslov_2 THEN sekvencijane naredbe; ELSIF uslov_3 THEN sekvencijane naredbe; . . . ELSE sekvencijane naredbe; END IF; Uslovi se ispituju redom IF(x<y) THEN v := “11111111”; w := ‘1’; ELSIF(x=y) THEN v:=”11110000”; w := ‘0’; ELSE v:=(OTHERS => ‘0’); w := ‘1’; END IF; Izvršava se samo ako ni jedan uslov nije tačan Arhitektura mikrosistema

  17. IF - Multiplekser 4-u-1 ENTITY mux IS PORT ( a,b,c,d : IN STD_LOGIC; sel: IN STD_LOGIC_VECTOR(1 DOWNTO 0); y : OUT STD_LOGIC); END mux; ARCHITECTURE if_arch OF mux IS BEGIN PROCESS(a,b,c,d,sel) BEGIN IF(s=”00”) THEN y <= a; ELSIF(s=”01”) THEN y <= b; ELSIF(s=”10”) THEN y <= c; ELSE y <= d; END IF; END PROCESS; END if_arch; Mux je kombinaciono kolo => u listi senzitivnosti moraju biti navedni svi ulazni signali Arhitektura mikrosistema

  18. IF -Dekoder2-u-4 ARCHITECTURE if_arch OF dek2u4 IS BEGIN PROCESS(d, e) BEGIN IF(e = ’0’) THEN y <= "0000"; ELSIF(d = "00") THEN y <= "0001"; ELSIF(d = "01") THEN y <= "0010"; ELSIF(d = "10") THEN y <= "0100"; ELSE y <= "1000"; END IF; END PROCESS: END if_arch; Arhitektura mikrosistema

  19. IF - Koder 4-u-1 ARCHITECTURE if_arch OF encoder IS BEGIN PROCESS(x) BEGIN IF(x = "0001") THEN y <= "00"; ELSIF(x = "0010") THEN y <= "01"; ELSIF(x = "0100") THEN y <= "01"; ELSE y <= "11"; END IF; END PROCESS: END if_arch; Arhitektura mikrosistema

  20. IF - Prioritetni koder 4-u-1 ARCHITECTURE if_arch OF pencoder IS BEGIN PROCESS(x) BEGIN IF(x(3) = ’1’) THEN y <= "11"; ELSIF(x(2) = ’1’) THEN y <= "10"; ELSIF(x(1) = ’1’) THEN y <= "01"; ELSE y <= "00"; END IF; IF x = "0000" THEN z <= ’0’; ELSE z <= ’1’; END IF; END PROCESS: END if_arch; Arhitektura mikrosistema

  21. IF vs. WHEN • Međutim, IF naredba je opštija od WHEN: • Grane IF naredbe mogu sadržati više od jedne naredbe • Dozvoljeno ugnježdavanje IF naredbi Arhitektura mikrosistema

  22. IF - Konceptualna implementacija Ako postavlja samo jedan izlazni signal, isto kao when IF uslov_1 THEN sig <= izraz_1; ELSIF uslov_2 THEN sig <= izraz_2; ELSIF uslov_3 THEN sig <= izraz_3; ELSE sig <= izraz_4; END IF; Arhitektura mikrosistema

  23. IF - Konceptualna implementacija Ako postavlja više od jednog izlaznog signala, za svaki signal zasebna multiplekserska mreža IF uslov_1 THEN sig_a <= izraz_a_1; sig_b <= izraz_b_1; ELSE sig_a <= izraz_a_2; sig_b <= izraz_b_2; END IF; Arhitektura mikrosistema

  24. IF - Konceptualna implementacija Ugnježdene if naredbe IF uslov_1 THEN IF uslov_2 THEN sig <= izraz_a_1; ELSE sig <= izraz_a_2; END IF; ELSE IF uslov_3 THEN sig <= izraz_b_1; ELSE sig <= izraz_b_2; END IF; END IF; Arhitektura mikrosistema

  25. IF vs. WHEN - Primer PROCESS(a,b,c) BEGIN IF (a>b) THEN IF (a>c) THEN max <= a; -- a>b i a>c ELSE max <= c; -- a>b i c>=a END IF; ELSE IF (b>c) THEN max <= b; -- b>=a i b>c ELSE max <= c; -- b>=a i c>=b END IF; END IF; END PROCESS; Max = max{a, b, c} SIGNAL ac_max, bc_max : STD_LOGIC; . . . ac_max <= a WHEN (a > c) ELSE c; bc_max <= b WHEN (b > c) ELSE c; max <= ac_max WHEN (a > b) ELSE bc_max; Arhitektura mikrosistema

  26. CASE • Sintaksa: CASE selekcioni_izraz IS WHEN vrednost => sekvencijalne_naredbe; WHEN vrednost => sekvencijalne_naredbe; . . . END CASE; • Primer: CASE ctrl IS WHEN "00" => x<=a; y<=b; WHEN "01" => x<=b; y<=c; WHEN OTHERS => x<="0000"; y<="ZZZZ"; END CASE; Dozvoljeno više od jedne narebe Pokriva sve vrednosti koje nedostaju Arhitektura mikrosistema

  27. CASE - Primer (Multiplekser 4-u-1) ENTITY mux IS PORT ( a,b,c,d : IN STD_LOGIC; sel: IN STD_LOGIC_VECTOR(1 DOWNTO 0); y : OUT STD_LOGIC); END mux; ARCHITECTURE case_arch OF mux IS BEGIN PROCESS(a,b,c,d,sel) BEGIN CASE sel IS WHEN ”00” => y <= a; WHEN ”01” => y <= b; WHEN ”10” => y <= c; WHEN OTHERS y <= d; END CASE; END PROCESS; END case_arch; Neophodno, sel je tipa STD_LOGIC Arhitektura mikrosistema

  28. CASE – Binarni dekoder 2-u-4 Arhitektura mikrosistema

  29. CASE – Binarni koder 4-u-2 Arhitektura mikrosistema

  30. CASE – Prioritetni koder 4-u-2 Arhitektura mikrosistema

  31. CASED flip-flop sa asinhronim resetovanjem ENTITY dff IS PORT (d,clk,rst : IN BIT; q : OUT BIT); END dff; ARCHITECTURE dff3 OF dff IS BEGIN PROCESS(clk,rst) BEGIN CASE rst IS WHEN '1' => q<='0'; WHEN '0' => IF(clk'EVENT AND clk='1') THEN q<=d; END IF; WHEN OTHERS => NULL; END CASE; END PROCESS; END dff3; NULL - ˝prazna˝ naredba, bez efekta Nepotrebna grana, rst je tipa BIT Arhitektura mikrosistema

  32. CASE vs. SELECT • Međutim, CASE je opštija nareba jer dozvoljava više sekvencijalnih naredbi u jednoj grani Arhitektura mikrosistema

  33. Konceptualna implementacija naredbe CASE - jedna naredba po grani CASE sel IS WHEN v1 => sig <= izraz_1; WHEN v2 => sig <= izraz_2; WHEN OTHERS sig <= izraz_3; END CASE; Isto kao konkurentna naredba select Arhitektura mikrosistema

  34. Konceptualna implementacija naredbe CASE -više od jedne naredba po grani CASE case_uslov IS WHEN c0 => sig_a <= izraz_a_0; sig_b <= izraz_b_0; WHEN c1 => sig_a <= izraz_a_1; sig_b <= izraz_b_1; WHEN OTHERS sig_a <= izraz_a_n; sig_b <= izraz_b_n; END CASE; Za svaki signal poseban multiplekser Arhitektura mikrosistema

  35. LOOP • Za kreiranje petlji u sekvencijalnom kôdu • Tri oblika: • FOR LOOP • WHILE LOOP • LOOP Arhitektura mikrosistema

  36. LOOP – FORLOOP • Petlja se ponavlja zadati broj puta • Sintaksa [labela: ] FOR identifikator IN opseg LOOP (sekvencijalne naredbe) END LOOP [labela]; • Primer: faktorijel := 1; FOR broj IN 2 TO 10 LOOP faktorijel := faktorijel * broj; END LOOP; • Ograničenja: • U telu petlje, nije dozvoljeno dodeljivati vrednosti identifikatoru • U kôdu namenjenom sintezi obe granice opsega FOR / LOOP naredbe moraju biti statičke Arhitektura mikrosistema

  37. LOOP - WHILE LOOP • Petlja se ponavlja sve dok se ne ispuni zadati uslov. • Sintaksa: [labela: ] WHILE uslov LOOP (sekvencijalne naredbe) END LOOP [labela]; • Primer: i:= 0; sum:= 10; WHILE (i < 20) LOOP sum:= sum * 2; i:= i + 3; END LOOP; Arhitektura mikrosistema

  38. LOOP - LOOP • Beskonačna petlja [labela: ] LOOP (sekvencijalne naredbe) END LOOP [labela]; • Uslov za izlazak iz petlje definisan je u telu petlju: Isti efekat kao: WAIT UNTIL a=b; • sum:=1; • LOOP • sum:=sum*3; • EXIT WHEN sum>100; • END LOOP; • LOOP • WAIT on a,b; • EXIT WHEN a=b; • END LOOP; Arhitektura mikrosistema

  39. LOOPJednostavan barrel pomerač ARCHITECTURE loop_arch OF barrel IS BEGIN PROCESS(inp,shift) BEGIN IF(shift='0') THEN outp <= inp; ELSE outp(0)<='0'; FOR i IN 1 TO 7 LOOP outp(i) <= inp(i-1); END LOOP; END IF; END PROCESS; END loop_arch; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY barrel IS PORT (inp : IN STD_LOGIC_VECTOR(7 DOWNTO 0); shift : IN STD_LOGIC; outp : OUT STD_LOGIC_VECTOR(n-1 DOWNTO 0)); END barrel; Arhitektura mikrosistema

  40. LOOPGenerator bita parnosti Vrednost na izlazu dopunjuje broj ulaznih 1-ca do parnog broja y <= a(0) XOR a(1) XOR … XOR a(7); ARCHITECTURE loop_arch OF pargen IS BEGIN PROCESS(a) VARIABLE p : STD_LOGIC; BEGIN p := a(0); FOR i IN 1 TO 7 LOOP p := p XOR a(i); END LOOP; y <= p; END PROCESS; END loop_arch; Arhitektura mikrosistema

  41. LOOP Sabirač sa rednim prenosom • si = ai XOR bi XOR ci • ci+1 = (ai AND bi) OR (ai AND ci) OR (bi AND ci) Potpuni sabirač Arhitektura mikrosistema

  42. LOOP Sabirač sa rednim prenosom ENTITY sabirac IS PORT (a,b : IN STD_LOGIC_VECTOR(7 DOWNTO 0); cin : IN STD_LOGIC; s : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); cout : OUT STD_LOGIC); END sabirac; ARCHITECTURE sabirac1 OF sabirac IS BEGIN PROCESS(a,b,cin) VARIABLE c : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN c(0):=cin; FOR i IN 0 TO 7 LOOP s(i) <= a(i) XOR b(i) XOR c(i); c(i+1):=(a(i) AND b(i)) OR (a(i) AND c(i)) OR (b(i) AND c(i)); END LOOP; cout <= c(8); END PROCESS; END sabirac1; Arhitektura mikrosistema

  43. Konceptualna implementacija FOR LOOP naredbe c(0):=cin; FOR i IN 0 TO duzina-1 LOOP s(i) <= a(i) XOR b(i) XOR c(i); c(i+1):=(a(i) AND b(i)) OR (a(i) AND c(i)) OR (b(i) AND c(i)); END LOOP; cout <= c(duzina); Razotavanje petlje c(0):=cin; -- i = 0 ----------------------------------------------------- s(0) <= a(0) XOR b(0) XOR c(0); c(1):=(a(0) AND b(0)) OR (a(0) AND c(0)) OR (b(0) AND c(0)); -- i = 1 ----------------------------------------------------- s(1) <= a(1) XOR b(1) XOR c(1); c(2):=(a(1) AND b(1)) OR (a(1) AND c(1)) OR (b(1) AND c(1)); -- i = 2 ----------------------------------------------------- s(2) <= a(2) XOR b(2) XOR c(2); c(3):=(a(2) AND b(2)) OR (a(2) AND c(2)) OR (b(2) AND c(2)); -- i = 3 ----------------------------------------------------- s(3) <= a(3) XOR b(3) XOR c(3); c(4):=(a(3) AND b(3)) OR (a(3) AND c(3)) OR (b(3) AND c(3)); -------------------------------------------------------------- cout <= c(4); Sinteza Arhitektura mikrosistema

  44. Sekvencijalni kôd za kombinaciona kola • Sekvencijalni kôd se koristi za opis: • Sekvencijalnih kola (koriste se memorijski elementi) • Kombinacionih kola (memorijski elementi se ne koriste) • Kako kompajler ˝zna˝ da se radi o kombinacinom kolu ? • Svi ulazni signali koji se koriste u procesu moraju biti navedeni u listi senzitivnosti. • U kôdu su sadržane sve kombinacije ulaznih/izlaznih signala, tako da kompajler analizom kôda može da rekonstruiše potpunu tabelu istinitosti. Arhitektura mikrosistema

  45. Tipične greške u pisanju procesa za kombinaciona kola ILI kolo Nekomplenta lista senzitivnosti PROCESS(a) BEGIN y <= a OR b OR c; END PROCESS; U simulaciji: Proces ne reaguje na promene signala b i c. Izlaz y zadržava svoju staru vrednostbez obzira na novu vrednost signala b ili c - slično flip-flopu U sintezi: Samo upozorenje, ali sintetiše se ILI kolo Arhitektura mikrosistema

  46. Tipične greške u pisanju procesa za kombinaciona kola Komparator jednakosti Treba ovako: PROCESS(a,b) BEGIN IF(a=b) THEN eq <= '1'; END IF; END IF; END PROCESS; IF(a=b) THEN eq <= '1'; ELSE eq <= '0'; END IF; A šta ako je a ≠ b? Nedostaje ELSE grana Bez obzira na vrednosti signala a i b, uvek eq dobija definisanu vrednost, 0 ili 1 Nedefinisan odziv stvara memoriju u kolu. Kao da piše: IF(a=b) THEN eq <= '1'; ELSE eq <= eq; END IF; Ako je a ≠ b, eq zadržava svolju staru vrednost Arhitektura mikrosistema

  47. Tipične greške u pisanju procesa za kombinaciona kola Kompaktan, ali pogrešan opis potpunog komparatora Treba ovako: Ili ovako: PROCESS(a, b) BEGIN IF(a > b) THEN gt <= ‘1’; eq <= ‘0’; lt <= ‘0’; ELSIF (a = b) THEN gt <= ‘0’; eq <= ‘1’; lt <= ‘0’; ELSE gt <= ‘0’; eq <= ‘0’; lt <= ‘1’; END IF; END PROCESS; PROCESS(a, b) BEGIN gt <= ‘0’; eq <= ‘0’; lt <= ‘0’; IF(a > b) THEN gt <= ‘1’; ELSIF (a = b) THEN eq <= ‘1’; ELSE lt <= ‘1’; END IF; END PROCESS; PROCESS(a, b) BEGIN IF(a > b) THEN gt <= ‘1’; ELSIF(a = b) THEN eq <= ‘1’; ELSE lt <= ‘1’; END IF; END PROCESS; IF naredba je kompletna, ali grane IF naredbe nisu Arhitektura mikrosistema

  48. Leč kola i flip-flopovi • Leč je transparentan dok je CLK=1 • Flip-flop nikada nije transparentan. Rastuća (ili opadajuća) ivica CLK inicira upis u flip-flop. Arhitektura mikrosistema

  49. Leč kola i flip-flopovi D flip-flop LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dff IS PORT (d,clk : IN STD_LOGIC; q : OUT STD_LOGIC); END dff; ARCHITECTURE flip_flop OF dff IS BEGIN PROCESS(clk) BEGIN IF(clk'EVENT AND clk='1') THEN q <= d; END IF; END PROCESS; END flip_flop; D leč LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dlec IS PORT (d,clk : IN STD_LOGIC; q : OUT STD_LOGIC); END dlec; ARCHITECTURE lec OF dlec IS BEGIN PROCESS(d,clk) BEGIN IF clk = '1' THEN q <= d; END IF; END PROCESS; END lec; Arhitektura mikrosistema

  50. D FF sa dozvolom LIBRARY ieee; USE ieee.std_logic_1164.all; ------------------------------------------- ENTITY dffe IS PORT (d,clk,en,rst : IN STD_LOGIC; q : OUT STD_LOGIC); END dff; ------------------------------------------- Asinhroni reset Arhitektura mikrosistema

More Related