Relatrice: Prof.ssa Carla Vacchi Relatore: Dott. Marco Castellano Elaborato di laurea

1. Università degli Studi di PaviaFacoltà di IngegneriaCorso di Laurea in Ingegneria Elettronica e delle TelecomunicazioniProgetto di un Carry lookahead adder conapproccio misto Domino/Transmission-Gate Relatrice: Prof.ssa Carla Vacchi Relatore: Dott. Marco Castellano Elaborato di laurea di Stefano Zucca Anno Accademico 2005/06

2. ARGOMENTI TRATTATI • Caratteristiche di alcune architetture di sommatori: “Ripple carry adder” e “Carry lookahead adder” • Studio della logica dinamica Domino CMOS e problemi relativi alla sua implementazione • Progettazione e dimensionamento di un Carry lookahead adder in logica Domino e Transmission-Gate • Progettazione e dimensionamento di un Ripple carry adder in logica fully CMOS • Analisi e confronto delle prestazioni dei circuiti progettati

3. RIPPLE CARRY ADDER • Elemento circuitale che effettua la somma di due parole A e B formate ognuna da N bit • Cascata di blocchi Full Adder • Struttura modulare • Per eseguire la somma di parole con N bit sono necessari N Tcout • Tr ≈ 4Tcout • PAROLE LUNGHE = TEMPI LUNGHI!

4. SOLUZIONE! Utilizzo una diversa architettura di sommatore Calcolo i riporti a partire dal riporto in ingresso e dai bit che costituiscono le parole da sommare Effettuo la somma dei bit contemporaneamente Il tipo di sommatore che mi permette di fare questo è il Carry lookahead adder

5. CARRY LOOKAHEAD ADDER Sommatore che utilizza la tecnica dell’accelerazione del riporto Generate Gi = Ai * Bi Propagate Pi = Ai  Bi Riporti Couti = Cini+1 = Gi + Pi*Cini Cout0 = G0 + P0 · Cin0 Cout1 = G1 + P1*(G0 + P0*Cin0) Cout2 = G2 + P2*(G1 + P1*(G0 +P0*Cin0)) Cout3 = G3 + P3 *(G2 + P2 *(G1 + P1*(G0 + P0*Cin0))) Somme Si = Cini-1 Pi Struttura che in genere si limita alla somma di parole con non più di 4 bit

6. CARRY LOOKAHEAD ADDER A 16 BIT Per sommatori con N > 4 si usano CLA connessi gerarchicamente in cui i Generate e Propagate dell’intero circuito (G’’ e P’’) sono generati a partire dai Generate e Propagate locali (G’ e P’)

7. VANTAGGI E SVANTAGGI • Vantaggio - Tempo di ritardo proporzionale a log(N) nel caso della struttura gerarchica . Svantaggi - Aumento della complessità - Maggior numero di porte logiche utilizzate - Maggiore potenza dissipata

8. POSSIBILI LOGICHE DI IMPLEMENTAZIONE • LOGICA FULLY CMOS (VISTA A LEZIONE) Si è deciso di studiare tipi di logica che non fanno parte delle conoscenze gia acquisite e progettare con esse il circuito: • LOGICA DOMINO new! • LOGICA TRANSMISSION-GATE new!

9. LOGICA DOMINO In seguito viene illustrato il funzionamento della logica Domino prendendo in considerazione un inverter

10. FASE DI PRECARICA 0 Precarica out 1 ? 0 t INVERTER

11. FASE DI VALUTAZIONE (1) 1 1 1 1 Precarica Valutazione out 0 0 1 1 t

12. FASE DI VALUTAZIONE (2) 1 1 Precarica Valutazione out 0 1 1 1 1 t

13. VANTAGGI E SVANTAGGI RISPETTO ALLA LOGICA FULLY CMOS • VANTAGGI • Diminuzione del numero di transistori utilizzati per la realizzazione di porte logiche complesse (quindi risparmio d’area) • Maggiore velocità • SVANTAGGI • Maggiore complessità • Necessità di un segnale di temporizzazione (CK)

14. CHARGE SHARING (1) • Supponiamo di trovarci nella fase di precarica: • Supponiamo C2 scarico • C1 è carico • C1 = C2 • Transistor A e B interdetti 0 1 0 0 0 0

15. Parziale scarica di out CHARGE SHARING (2) Fase di valutazione: A = 1 transistor acceso C1 SI SCARICA CARICANDO C2! 1 1 0 1

16. Out non si scarica! SOLUZIONE! Precarico le capacità dei nodi intermedi al valore corretto 0 0 1 0 1 0 0

17. CORRENTI DI LEAKAGE Correnti inverse che scorrono attraverso le giunzioni pn in un transistor interdetto. Fase di valutazione: scorre una corrente inversa nei transistori interdetti che scarica il nodo out! Esistono soluzioni generali (alta velocità) 1 1 1 1 0 0 1 1

18. PROGETTO DEL CLA A 4 BIT IN LOGICA DOMINO NP

19. SCHEMA GENERALE DI UN CLA A 4 BIT Per realizzare questa cascata di porte logiche ho deciso di utilizzare la logica Domino NP (Zipper Domino)

20. LOGICA DOMINO NP

21. 0 1 0 1 0 1 1 1 ? 1 0 0 1 0 1 0 1 FUNZIONAMENTO 0 OUT1 0 OUT3 1 OUT2 I tre inverter in cascata funzionano correttamente! Se A = 0 OutN rimangono alla situazione di precarica

22. SCELTE PROGETTUALI Bisogna decidere quali porte progettare in logica P e quali in logica N: • Porte relative ai segnali Generate e Propagate progettate in logica P • Porte relative ai segnali di Carry progettate in logica N

23. Blocchi di somma progettati in logica Transmission-Gate N TG P COME PROGETTARE I BLOCCHI DI SOMMA? Si = PiCi – 1

24. 1 1 X 1 0 1 1 X LOGICA TRANSMISSION-GATE (1) A = 1 B = 1 OUT = 1 1 = 0 0 0 0 OUT = A  B

25. 0 0 X 0 1 1 1 1 X 1 1 LOGICA TRANSMISSION-GATE (2) A = 0 B = 1 OUT = 0  1 = 1 ……. OUT = A  B

26. CONFRONTO CON LA LOGICA FULLY CMOS SERVE PIU’ AREA! OUT = A  B

27. RISPARMIO D’AREA TEMPI DI RITARDO SOSTANZIALMENTE EQUIVALENTI MULTIPLE OUTPUT DOMINO LOGIC

28. Lunghezza minima di canale L = 0,35 μm PRIMO DIMENSIONAMENTO DEL CIRCUITO . Dimensionamento equal delay: Consideriamo l’inverter a lato: poiché μn≈ 3μp, affinché esso sia dimensionato equal delay dovrò porre Wp ≈ 3Wn due transistori posti in serie aventi parametro di transconduttanza k sono equivalenti a un transistore con tale parametro pari a k/2 (cioé è in grado di condurre la metà della corrente); due transistori con le caratteristiche sopraelencate posti in parallelo sono equivalenti a un transistore avente parametro di transconduttanza pari a 2k, cioè in grado di condurre una corrente di intensità doppia;

29. Scarica del nodo Precarica del nodo Tempo di scarica a massa del nodo circa uguale al tempo di precarica RAFFINAMENTO Tempo di scarica a massa del nodo molto maggiore del tempo di precarica

30. CIRCUITO CLA DIMENSIONATO

31. PROGETTO DI UN RIPPLE CARRY ADDER A 4 BIT IN LOGICA FULLY CMOS (PER CONFRONTO)

32. SCHEMA GENERALE

33. SCHEMA CIRCUITALE DEL FULL ADDER DI BASE SUM = ABC + (A + B + C)not(CARRY)

34. CONFRONTO PRESTAZIONI

35. FINE PRESENTAZIONE