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VLSI Full Custom Design

VLSI Full Custom Design. 國立中山大學 資訊工程學系 溫家聖 Mar. 2012 E-mail:sheng@garfield.cse.nsysu.edu.tw. Textbooks/Lecture Notes. Textbooks 李博明、唐經洲 , "VLSI 設計概論 / 實論 , " 高立圖書有限公司 , 2005/07, 中文 Additional Readings 趙敦華 , "VLSI 設計實習 ", 台科大 , 2005/08/22, 中文

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VLSI Full Custom Design

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Presentation Transcript

  1. VLSI Full Custom Design 國立中山大學 資訊工程學系 溫家聖 Mar. 2012 E-mail:sheng@garfield.cse.nsysu.edu.tw

  2. Textbooks/Lecture Notes • Textbooks • 李博明、唐經洲, "VLSI設計概論/實論, "高立圖書有限公司 , 2005/07, 中文 • Additional Readings • 趙敦華, "VLSI設計實習", 台科大, 2005/08/22,中文 • 蔡明諭、莊作彬, ”全客戶式IC設計(ISBN：986-7693-32-9)”, 學貫行銷股份有限公司出版, 書號P673 • Lecture Notes • available at http://vlsi.cse.nsysu.edu.tw/wen/vlsi/2012 超大型積體電路設計

  3. 製作流程(CAD 觀點) pre-layout simulation Model File Hspice Schematic editor Layout editor Technology On-line Check DRC Off-line Check LVS Layout Parasite Extract LPE Cadence post- layout simulation Model File Hspice

  4. INTRODUCTION 工作環境及工具介紹

  5. Cadence的IC設計環境 • ICFB (IC fabrication) • Cadence-Opus • Cadence公司設計的一套IC設計整合環境 • 包含數種IC設計時所需要的軟體 • 僅學習幾種就足以完成Full Custom Design • Schematic editor • Layout editor • DIVA (on-line) • DRC:Design Rules Check • LVS:Layout V.s. Schematic • Calibre (off-line) • 具有公信力的驗証軟體 • DRC、LVS • LPE:除了電路本身外，把layout的一些寄生效應萃取出來成為Hspice file供post-layout simulation

  6. Schematic Editor(Composer) • 把可能可以符合規格的電路利用Schematic Editor畫出來，畫好的圖稱作schematic view。 • 目的： • 供之後畫好的layout作比對 • 對於Complexity高的電路，Hspice file不好寫，則可利用OPUS中的analog environment把schematic view轉成Hspice file。 Schematic editor (Composer) LVS Layout editor (Virtuoso)

  7. Layout Editor(Virtuoso) • 先取得Technology file讓Virtuoso知道你有用到哪些光罩。 • 進行Layout。 • 利用Calibre幫我們作離線檢查看是否違反design rules。(DRC) • 利用Calibre幫我們作離線檢查layout和schematic是否一樣。(LVS) Schematic editor (Composer) LVS DRC Design rules Layout editor (Virtuoso) Technology file

  8. Calibre • Calibre是一套公信力高的驗証軟體，不包含在OPUS（在CADENCE的整體Design Framework叫OPUS）中，所以要在外部執行。 • 通過Calibre的驗証是下線生產的必要條件 • Calibre中我們需要的工具： • DRC：比DIVA-DRC更細部的檢查程序 • LVS：比DIVA-LVS更細部的檢查程序 • LPE：供post-layout simulation使用 • Calibre中的DRC和LVS都可利用下面兩種方式debug： • 直接查看文字輸出檔，找尋錯誤位置 • 利用OPUS-Calibre Interactive把輸出檔叫進OPUS中debug

  9. pre-layout simulation post-layout simulation Hspice Hspice HSPICE • Pre-layout simulation： • Post-layout simulation： Specification circuit Hspice Model LPE circuit + layout後之寄生效應 Hspice Model

  10. 範例實作

  11. Starting the OPUS • 打開cadence • 到userhome目錄下(Cadence) • cd 個人帳號 • 建一個工作目錄名叫2p4m • mkdir 2p4m • copy必要檔案到2p4m中 • display.drf • 進入OPUS • icfb& Cadence

  12. 範例實作 Schematic View Design

  13. Schematic Design • 在這一部份我們要畫出欲layout之電路圖，目的是要給之後的layout作比對，以檢查是否有錯。 Schematic editor

  14. Create a Design Library(I) Schematic Design • 輸入icfb之後見到的第一個視窗叫作CIW (Commend Interpreter Window)，我們常 常須要查看上面 的訊息。 • 建立Schematic view首先要叫 出Library Manager CIW視窗

  15. Create a Design Library(II) Schematic Design • 創造一個以台 積電TSMC 0.35um製程 為依據的 library，名 叫MyLibrary

  16. Create a Design Library(III) Schematic Design • Ok! 你已開出一個以TSMC 0.35um製程為依據的新library，這裏面將可存放你之後要建立的cell。 • 在cell欄中是一些內定的(default)cell。

  17. Create a new schematic view(I) Schematic Design • 我們產生一個名叫inv的新cell。 • Tool應注意要選擇schematic editor – composer才對。 • 確定資料正確點<OK> • <本手冊以inverter為例>

  18. Create a new schematic view(II) Schematic Design • 現在我們叫出了OPUS的schematic editor-Composer • 等一下我們會使用到1-bit wire，所以請注意它的所在位置。 • 在它下面的是multi-bit wire，不要弄混了!

  19. Add Components (I) Schematic Design • 我們要加入一顆有四個接腳而W=1um，L=0.35um的pmos • Hspice model選用pch，並輸入W及L • 這時畫面出會出現你要的pmos symbol 也可直接按快速鍵“i”

  20. Add Components (II) Schematic Design • 同上頁方式叫出有四隻接腳並且W=0.5um,L=0.35um的nmos

  21. Add Power and Ground Schematic Design • 利用同樣方法把power及ground也加入到你的schematic中。 • 利用1-bit wire工具把該連接的線連接起來 • 下一部我們要加入輸入及輸出埠

  22. Add Pins Schematic Design 也可直接按快速鍵“p”

  23. Created an Invertor in Schematic View Schematic Design • Ok! 你現在已完成一個invertor的schematic view。記得按下Design/Check and Save，並到CIW下看看有無錯誤。 • 接下來我們要把它做成symbol view。

  24. Create an Invertor in Symbol View (I) Schematic Design • 確定要從schematic view轉成的symbol view • 確定腳位正確後點選<OK>

  25. Create an Invertor in Symbol View (II) Schematic Design • 你可利用Add/Shape/…那些工具去把symbol修改成你要的形狀，如inverter傳統的形狀。 • 形狀修改滿意後選擇Design/Check and Save，並到CIW下看有無錯誤

  26. 範例實作 Pre-Layout Simulation

  27. Pre-Layout Simulation • 本部份原本應該要最早做的，但若我們先利用Schematic editor畫好電路圖，進而直接轉出hspice file，就可免除人工撰寫hspice file的麻煩。 • 本部份是為了要確定電路可達到規格要求。 pre-layout simulation Hspice

  28. SPICE circuit simulation Mn1 15 17 20 20 NMOS W=5U L=0.5U <AD=…> Mp1 15 17 12 12 PMOS W=10U L=0.5U <AD=…> Rgnd 20 0 1K Cload 15 0 100F .MODEL NFET NMOS <parameters> (from technology files) .MODEL PFET PMOS <parameters> (from tech. files) Vin 17 0 PULSE(V1 V2 TD TR TF PW PER) .DC Vin 0 VDD VSTEP .TRAN TSTEP TSTOP

  29. CDL out (1/2)

  30. CDL out (2/2)

  31. Inv.net

  32. 修改netlist 檔 • 移掉subckt與pin腳宣告，加上PULSE波形輸入與測量Delay指令

  33. Modify netlist file

  34. Execute & Result

  35. CosmosScope • 在提示符號下打scope &的指令即可開啟波形

  36. Scope Introduction • Commend: scope & VLSI Design Laboratory

  37. 選擇File -> open -> plotfiles 來加入所要看之波形檔-圖a • 其中的files of type 選擇所需要的格式,因為是選擇HSPICE 模擬,所以選擇 HSPICE(*.tr*,.)-圖b 圖a VLSI Design Laboratory 圖b

  38. 選擇所需要的波形圖檔 檔案名稱 訊號名稱 VLSI Design Laboratory

  39. 在訊號名稱中選擇我們所要觀查的訊號, 概可產生我們所模擬的波形 VLSI Design Laboratory

  40. 範例實作 Layout Design

  41. Layout Design • 本部份真正開始製作光罩。 • 強烈建議同學們有時間的話就把basic VLSI Design再拿出來看一看，確定自己了解光罩和下線出來的chip之間的關係。 Layout editor

  42. VDD + tub ties transistors out a a out GND Inverter layout vs. circuit

  43. Create a new Layout View Layout Design Layout Editor (Virtuoso)

  44. Layout Editor Introduction Layout Design 1 • Save • Zoom in，快速鍵按(Ctrl+z) • Zoom out，快速鍵按(Shift+z) • Stretch伸縮，快速鍵按’s’ • Copy複製，快速鍵按’c’ • Move移動，快速鍵按’m’ • 加入Instant，快速鍵按’i’ • Global Path layout專用，快速鍵按’p’ • 打text2時用 • Rectangular，畫四邊形，按’r’ • 尺規，按’k’；消除尺規，按’K’ 2 1) 你目前工作中的layer 2) Library Name 3) 設定Instant與Pin可被 選擇嗎? 4) All Visiable(全部layer都 可看到) 5) Not all Visiable(只看到 工作中layer) 6) All Selectable(全部的 layer都可被選擇) 7) Not all Selectable(只 可選擇目前工作中layer) 3 1 4 7 2 5 6 3 4 5 6 7 8 9 • 快速鍵務必要背下來，以方便layout 10 11

  45. Make your Layout Editor Friendly to You Layout Design • 第一次用Layout Editor時設定這兩項可讓你工作較順手。 • 設定完後save起來。

  46. Design Rules(I) Layout Design • 我們的目的是要完成右圖之inverter layout view。 • 你首先要先做出此圖中幾個重要的layout，如： • Contact of Metal1 to ThinOxide • Contact of Metal1 to PolySilicon • 總括來說，你得做出下頁幾個重要的layout。 • 或按快速鍵O直接呼叫元件

  47. CMOS inverter的Layout ( 上圖 ) 及Cross section View ( 下圖 ) 比較

  48. Design Rules(II) Layout Design • Cellname: • Metal1_Poly Cellname: Metal1_Thin CONT Poly Thin Metal1 • Cellname: • Metal1_Metal2 • Cellname: • Metal2_Metal3 • Cellname: • Metal3_Metal4 VIA1 VIA3 Metal1 Metal3 Metal2 Metal4 VIA2

  49. Draw Your First Layout Layout Design • 當你把上頁的關鍵layout都畫好之後，請依指定名稱存好檔案。 • 接下來你就可以開始畫右圖的layout了。也許你對2p4m的design rules都不熟，沒關係，你可以： • 先大概畫出右圖的樣子 • 再用Calibre的DRC馬上check你違反了哪些rule，進而一一修正。 • 下一節就教你如何用Calibre

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