Електрониката в съвременния ядренофизичен експеримент

1. Електрониката в съвременния ядренофизичен експеримент Венелин Ангелов Физически Институт Университет Хайделберг angelov@physi.uni-heidelberg.de Посвещавам на моите учители К. Крачанов (физика) и Р. Денева (математика) в МГ “Проф. д-р Д. Табаков” - Сливен

2. План • Измерване на физически величини • Преглед на ALICE – TRD • MCM (мултичип модул) • ORI (оптичен модул за данни) • Технологии • ASIC • FPGA • Работа със студентите

3. Блокова схема на едно измерване Въздей- ствие А Цифр. обраб. Запомняне, графично представяне Дет. Анал. Ц Преобразуване на физическата величина в електрически сигнал Усилване, формиране на импулси, филтриране Преобразуване в набор от дискретни стойности Цифрова обработка

4. T T Д У t Блокова схема на едно измерване – аналогова обработка на сигнала Въздей- ствие А Цифр. обраб. Запомняне, графично представяне Дет. Анал. Ц Датчик Филтър Pt100 Температура -50 .. +100 0C Усилвател

5. T t Блокова схема на едно измерване – аналогово-цифрово преобразуване Въздей- ствие А Цифр. обраб. Запомняне, графично представяне Дет. Анал. Ц стъпка на дискретизация Брой на стъпките напр. 256, 1024, 4096... период на дискретизация напр. 1s, 1ms, 1µs, 100ns, 10ns…

6. Блокова схема на едно измерване – цифрова обработка Въздей- ствие А Цифр. обраб. Запомняне, графично представяне Дет. Анал. Ц • Корекции за нелинейност и др. • Усредняване, филтриране: • Пресмятане на макс. мин. стойност • Запомняне, например в компютърна памет

7. Източници на грешки А Цифр. обраб. Дет. Анал. Въздействие Ц Преобразуване на физическата величина в електрически сигнал Шум, Смущения, Нелинейности, Температура, Захр. напреж. Грешка от дискретизация, Нелинейности Грешки от закръгляне Къде, какво и как да направим, така че с най-малко средства да получим най-добрият резултат?

8. Защо цифрова обработка? • Аналоговата обработка е неизбежна, но тя е по-трудно контролируема • Тенденцията е колкото се може по-рано да преминем от аналогово в цифрово представяне на сигнала • Предвид усложняването на цифровата обработка и ред други ограничения (място, захр. мощност...) налага се използване на съвременни технологии FPGA 7400 ASIC CPU

9. ALarge Ion Collider Experiment • Сблъсък на Pb-Pb при 1.1 PeV • Създаване накварк-глюонна (Quark Gluon)плазма • На схемата са означени три от поддетекторите в ALICE, които имат основен принос в проследяването на частиците след тяхното раждане при сблъсъка • По-нататък ще се спрем само на електрониката в TRD тежки йони! Inner Tracking System (ITS) Time Projection Chamber (TPC)‏ Transition Radiation Detector (TRD)‏

10. стек MCM 6 слоя 18 канала модул max. 16 реда 8 MCM  144 канала r  z TRD структура PASA 1.2 милионаканала 1.4 милионаАЦП пикова скорост на данни: 16 TB/s ~65000 MCM време за пресмятане 6 µs TRAP TR-детектор B=0.4T ORI 5 пръстена ORI 18 супермодула MCM извършваусилване, дигитализиране (10bit 10MHz), линейна регресия, изчитане 1080 оптични връзки @2.5Gbps

11. TRD определяне на позицията amp C L R y-1 y y+1 pos ЦТ TR фотон TR = transition radiation= = преходно излъчване

12. Начин на работа • Моделиране на детектора и сигналите от него • Алгоритми за обработка на сигналите • при идеални условия • при реални условия – с шум, крайна точност на преобразуването в АЦП и пресмятанията • Реализация – ограничения като • място, консумирана мощност/охлаждане • надеждност, радиационен фон, магнитно поле • достъпни технологии • цена • призводство и тест • материална база • квалифицирани хора за обработка на информацията от детектора време! за разработката

13. Поток на данни MCM - МултиЧипМодул L1 към CTP TRD ЗЧПУ АЦП Tracklet Предпроцесор TPP Tracklet Процесор TP Мрежов интерфейс NI GTU към HLT & DAQ буфер на събитието запомняне на АЦП даннидо L1A детектор 6 слоя 1.2 милиона аналоговиканала зарядо-чувствителен предусил-вател 10 битАЦП 10 MHz 21 канала цифрови филтри предв. обраб.на данни буфер на събитието линейна регресия, подготовка на данни за изпращане дърво за изчитане на данни сглобяване на отделните следи, пращане на данните към HLT време: обем данни: пик. скорост: намаляване: първите 2 µs (дрейф)‏ 33 MB 16 TB/s 1 след 3.5 µs след 4.1 µs max. 80 KB 260 GB/s ~ 400 след 6 µs 4 байта - -

14. PASA - Предусилватели формировател Вход x18 диф.изход къмАЦП Зарядо-чувстви-телен усилвател P/Z компенсация формировател 1 формировател 2 • PASA - Preamplifier and Shaping Amplifier • FWHM (shaping time): 120 ns • ENC: 850 electrons at 25 pF • Gain: 12.5 mV/fC • Integral Nonlinearity: 0.3% • Power: 12 mW / channel • Process: 0.35µm AMS • Area: 21.3 mm² амплитуда време, µs

15. Multi Chip Module 4 cm Зарядочувств. предусилвател-формировател АЦП (Kaiserslautern)‏ Цифрови филтри, предварителна обработка 4 процесора, памети и периферия Управление Външен тригер сер. интерфейс Сериен интерфейс вх/изх Мрежа Мрежов интерфейс

16. 111 праг x2 x2 000 1 0 1 резултат от сравненията АЦП – принцип на работа Разработен в Uni-Kaiserslautern, R.Tielert, D.Muthers Процес на преобразуване реализация 111 100 1 0 1 010 000 време 12.5 mW, 0.11 mm2

17. TRAP блоксхема 10 bit 10 MHz, 12.5 mW 21 АЦП Цифр.филтри Корекц. нелинейност Filter Корекц. подложка Корекц. усилване Event Buffer 64 отчета Отрязв. на опашка CFG 24 Mb/s серийна мрежа Memory: 4 x 4k за инстр. 1k x 32 с 4портаза данни CPU CPU Hit Detection DMEM SCSN Hit Selection IMEM IMEM Fitting Unit Fitting Unit Fitting Unit Fitting Unit GRF CPU CPU CPU Flags Fit Register File IMEM IMEM FRF PRF PC Decoder NI GRF CONST 4 x 8 bit 120 MHz DDR входове FIFO FIFO FIFO FIFO DMEM ALU Standby IMEM GSM Armed Acquire Process Send TRAP Bus (NI)‏ Pipe 1 Pipe 2 8 bit 120 MHz DDR 4x RISC CPU @ 120 MHz

18. Цифрова схеми и технологии • Как да осъществим блоковата схема? • като специален чип (ASIC – application specific integrated circuit) • използвайки налични чипове от големите производители • използвайки програмируеми цифрови чипове – FPGA, CPLD • Оптималното решение зависи от големината на проекта, за малки серии 2-3, за големи 1 • Продължаваме с кратко въведение...

19. Основни логически елементи • Най-често срещаните означения са показани по-долу

20. CMOS • Комплементарни транзистори

21. Какви логически елементи са ни необходими? • Така както една къща може да се построи с много на брой еднакви тухли, една логическа схема може теоретично да се построи само с много на брой еднакви ИЛИ-НЕ или И-НЕ елементи • На практика с цел намаляване на размера на схемата и повишаване бързодействието й, е желателно да има богат набор от логически функции на различен брой аргументи (сигнали)

22. Представяне като сума от продукти • Таблица на истинност • A B C Y • 0 0 0 1 • 0 0 1 0 • 0 1 0 0 • 0 1 1 1 • 0 0 0 • 1 0 1 1 • 1 1 0 1 • 1 1 1 1 Y = !A.!B.!C + !A.B.C + A.!B.C + A.B.!C + A.B.C • Ако функцията е по-често 1, изгодно е да пресметнем нейното отрицание: Y = ! ( !A.!B.C + !A.B.!C + A.!B.!C )

23. Изводи – PAL/CPLD/HDL • Добър ход, като че ли универсален начин за получаване на всякакви логически функции – SPLD (PAL) и CPLD • Рисуването на схема като средство за разработка е досадно и несигурно! • Писането на уравнения изглежда по-лесно и надеждно → езици за описание и програмиране (HDL - hardware description language)

24. SPLD – прости прогр. лог. устр. Програмируеми връзки • Всеки AND елемент има достатъчно входоведа бъде свързан с всеки вх. сигнал или неговото отрицание • Групи от няколко (типично 8) AND са твърдо свързани с OR, които са изведени на изходи (PAL)

25. Изводи – ASIC Друга една възможност - да разполагаме с голямо разнообразие от логически функции. Тук са показани само малка част от вариациите на тема AND-OR-NOT Всичко около 130 вида

26. a 0 0 0 : 1 0 0 1 : 0 0 1 0 : 0 0 1 1 : 1 … b F(a, b, c) c LUT Изводи – LUT/FPGA • Друга възможна архитектура за функции на много сигнали е просто таблицата да се разглежда като памет, напр. ROM • При увеличаване броя на входовете N, размерът на паметта опасно нараства като 2N! • Ако имаме на разположение пре-програмируеми малки блокове памет (LUT - Look Up Table), лесно можем да си сглобим каквато функция ни потрябва • FPGA е съставена от много на брой LUT+още нещо • За по-голям брой входове трябва да се измисли нещо по-подходящо

27. FPGA – обща структура Вх/изх блокове към крачетата Лог. блок (LE, LC, Slice) - съдържат look up table (LUT) с 4 до 6 входа и FF. В някои FPGA няколко лог. блока са обединени локално Канали за опроводяване - с общо предназначение - за глобални сигнали, като напр. такт, нач. нулиране

28. my_top U1 A A Y1 Y B B U2 A Y2 Y C B Структурен подход: top-down • Разделяме на части, с по възможност минимален брой връзки между тях • Дефинираме ясно функциите на всеки блок и интерфейсът между тях • Разработваме отделните части, като проверяваме дали отговарят на зададените функции • Сглобяваме най-горното ниво в йерархията, ако някой подблок не е готов, временно го заменяме с нещо по-просто Итеративен процес!

29. Hardware : software? my_top U1 A A again: inc r5 load r2, [r5] and r2, 0xAB bra cc_zero, again store [r3], r6 ... Y1 Y B B μC, RISC • Разделяме на части hardware : software, според изискваното бързодействие, гъвкавости други условия • избор на процесорно ядро • архитектура на hardwareчастта HW I/O Y2 SW I/O C I/O

30. TRAP блоксхема 10 bit 10 MHz, 12.5 mW 21 АЦП Цифр.филтри Корекц. нелинейност Filter Корекц. подложка Корекц. усилване Event Buffer 64 отчета Отрязв. на опашка CFG 24 Mb/s серийна мрежа Memory: 4 x 4k за инстр. 1k x 32 с 4портаза данни CPU CPU Hit Detection DMEM SCSN Hit Selection IMEM IMEM Fitting Unit Fitting Unit Fitting Unit Fitting Unit GRF CPU CPU CPU Flags Fit Register File IMEM IMEM FRF PRF PC Decoder NI GRF CONST 4 x 8 bit 120 MHz DDR входове FIFO FIFO FIFO FIFO DMEM ALU Standby IMEM GSM Armed Acquire Process Send TRAP Bus (NI)‏ Pipe 1 Pipe 2 8 bit 120 MHz DDR 4x RISC CPU @ 120 MHz

31. MIMD Процесор Предпроцесор, 4 групи MIMD процесор • 4 CPUs • обща памет и регистри • обща шина за данни • индивидуална прогр.памет IMEM DMEM GRF CPU0 CPU • Harvard архитектура • две конвейрни стъпала • 32 бита за данни • рег-рег операции • бързоАЛУ • 32x32 умножение • 64/32 деление • прекъсвания • механизъм за синхронизация decoder CON FIT PRF pipeline register PC interrupt select operands write back ALU local I/O busses clks rst power control външни прекъс- вания I/O bus arbiter global I/O bus

32. 8 канала IMEM 2 IMEM 3 13 канала DataBuffer CPU 3 CPU 2 CPU 0 CPU 1 21 ADC Channels Quad Port Memory 21 цифрови филтри GRF IMEM 0 IMEM 1 network IF FiFo TRAP Чип – ASIC 0.18µm буфер на събитието 5x7 mm

33. Оптичен интерфейсен модул (ORI) закъснение +24 ns +24 ns +300 ns Conf. Mem. 125MHz 120MHz 8 бит DDR I2C SERDES 2.5GBits/s Laser Driver CPLD LVDS-TTL HCM (TRAP) TLK2501 16 DDR SDR Ресинхронизация, статус, броячи VCSEL Лазерен диод 850 nm

34. Супермодул I в Heidelberg, 2006

35. Инсталиране на първия супермодул в ЦЕРН

36. Въпросът с хората... • ... се решава като се ангажират способни студенти, дипломанти и докторанти • Курс по техническа информатика за всички студенти (Uni-Heidelberg) • разработването на RISC процесор под формата на упражнение • ... и много други интересни задачи

37. Sweet-16 блокова схема CLK Dq WAddr=Qb • 16 битов RISC процесор • 1 такт/инструкция • лесен за самостоятелно разработване от страна на студентите • компактен и преносим, досега използван в FPGA и ASIC WData=Qc RAddr=Qb RAM RAM WE Qb Dq MUX ALU Registerfile Registerfile Pq Qc WE WA Rb,Rc C Status Status ROM Pq Control ProgCount ProgCount

38. Sweet-16 Симулатор един от няколкото разработени от студенти

39. Sweet-16 статистика Брой студенти получили съответния процент точки за разработването на RISC процесора Sweet-16

40. Заключение • Съвременната ядрена електроника е немислима • без модерни градивни елементи и технологии • без млади мотивирани хора, настроени да работят в зоната на преплитане на електрониката, информатиката, физиката, както и умения и сръчности от типа “направи си сам” Това са наклонности, които се развиват още от ученическите години! • Не са за подценяване и класическите идеи, които сега намират нови реализации с наличните технологии

41. Благодаря за вниманието!