INTRODUCTION

1. INTRODUCTION

2. INTRODUCTION • R. Geiger, P. Allen & N. Strader, “Design Techniques for Analog and Digital Circuits”, Mc Graw Hill Ed., 1990 • K. Laker & W. Sansen, “Design of Analog Integrated Circuits and Systems”, Mc Graw Hill Ed., 1994 • P. Gray & R. Meyer., “Analysis and Design of Analog Integrated Circuits”, Third Edition, John Wiley & Sons Inc.,1993 • P. Allen & D. Holberg, “CMOS Analog Circuit Design”, Holt, Ronehart & Winston Ed., 1987 • IEEE : Journal of Solid-State Circuit Conference (JSSC) • http://public.itrs.net/Files/2001ITRS/Home.htm

3. INTRODUCTION

4. INTRODUCTION

5. INTRODUCTION Répartition mondiale du marché des semi-conducteurs Marché B$ : 125 208 307

6. ASIC Full Custom Semi Custom A base de cellules standards Prédiffusés Programmables A la demande PAL EPLD PROM FPGA Circuits compilés (mémoires) Circuits précaractérisés INTRODUCTION Les grandes familles d’ASICs

7. INTRODUCTION ASIC : Application Specific Integrated Circuit • Circuits plus performants • Circuits plus compacts • Consommation réduite • Plus fiable • Moins chers en grande série • Circuits protégés de la copie

8. INTRODUCTION Circuits « Full Custom » à la demande • Circuits très performants • Circuits très compacts • Coût d’une modification très élevé • Développement long (coût de développement) • Les moins chers en très grande série

9. INTRODUCTION Vocabulaire • VLSI : Very Large Scale Integration • ASIC : Application Specific Integrated Circuit • FPGA : Field Programmable Gate Array • CMOS : Complementary Metal Oxyde Semiconductor • BiCMOS : Bipolar CMOS • PCB : Printed Circuit Board • Layout : Dessin des masques • Layer : Couche technologique

10. 20000 1000 18000 900 nombre de pads par chip 16000 800 14000 700 longueur totale des inter- connexions par chip (m) 12000 600 10000 500 paramètre métrique (nm) 8000 400 wire pitch (nm) 6000 300 puissance totale (W) 4000 200 2000 100 0 0 2002 1997 1999 2005 2008 2011 2014 EVOLUTION ITRS : International Technology Roadmap for Semiconductor

11. 1995 0.5 µm 2000 0.18 µm 2001 0.12 µm l Devices Interconnects 3 layers 7 layers 8 layers Frequency 120MHz 500MHz 1200 MHz EVOLUTION

12. Bits 4G 10 GIGA DRAM 1G 256M 1 GIGA 64M 100 MEG 16M 4M 10 MEG 1M 1 MEG 256K 100K Year 83 86 89 92 95 98 01 04 EVOLUTION Loi de Moore : Densité double tous les 18 mois

13. Channel (µm) 2.0 80286 80386 Production 1.0 486 pentium pentium II 0.3 0.2 Pentium IV Research 0.1 0.05 0.03 Year 83 86 89 92 95 98 01 04 EVOLUTION

14. PIII PII 80286 8086 4004 EVOLUTION Bipolaire Technologie CMOS BiCMOS ? Faible intégration Mémoires, CPU Densité des composants SoC Mainframe PC Applications Télécom

15. WL BL EVOLUTION Un véhicule d’évolution : les DRAMs Caractéristiques : densité élevée performance moyenne coût de fabrication très faible câblage régulier redondance fort volume, besoin constant et planifié (PC) shrink annuel (productivité) lithogravure agressive Point mémoire : 1 transistor 1 capacité Véhicule d’amélioration de la lithogravure Véhicule d’apprentissage du rendement

16. EVOLUTION Densité x4 par génération de DRAMs X0,7 linéaire par génération X2 en densité par génération (3 ans par génération) Innovation : x1,3 Taille chip : x1,5 Lithogravure : x2 Densité : x4

17. EVOLUTION Innovations technologiques

18. EVOLUTION Les évolutions de la lithogravure

19. EVOLUTION PSM

20. EVOLUTION OPC

21. EVOLUTION Gravure de plus en plus sélective  Pour ne pas perdre en gravure ce que l’on a gagné en photo Gravure chimique Gravure plasma

22. EVOLUTION Rendement des circuits intégrés Loi de Poisson Y=Y0e-AD D doit être inférieur à 1 défaut/cm2 Des défauts de plus en plus petits et de plus en plus nombreux !

23. EVOLUTION Rendement des CI : le point de vue de l’ITRS(l<1OOnm) • Développement de modèles de rendement, corrélés avec des mesures • en ligne • Techniques d’inspection des tranches ayant une topographie élevée • Spécification et structures de test permettant de détecter des traces • d’impuretés • Analyse automatique et intelligente permettant une réaction rapide • sur les pertes en rendement • Technique d’analyse de défaillance permettant la localisation des • défauts non visuels http://public.itrs.net/Files/2001ITRS/Home.htm

24. EVOLUTION Scaling des transistors

25. EVOLUTION Scaling des transistors La performance est définie par le contrôle de la dimension du canal : Leff Courant de fuite dans la grille : remplacer SiO2 par un matériau plus épais : High K DSM : Deep Sub Micronique  Techno < 0.18 mm  Fréquence élevée  Circuits complexes

26. EVOLUTION Interconnexions Délais Interconnexions Transistors l 0,12mm 1mm Le délai intrinsèque d’un circuit dépend : - du délai intrinsèque du transistor - du retard (RC) apporté par la propagation du signal dans les fils

27. EVOLUTION Techno Cuivre (IBM) • Cuivre est un meilleur compromis que • l’aluminium • faible résistance (0,5 x Al) • tenue aux fortes densités de courant • dépôt à basse température • Diminution du délai RC de ligne

28. Diminution de la constante diélectrique e: C = e S e EVOLUTION Diélectrique low K Diminution du délai RC de ligne

29. EVOLUTION Silicium sur isolant Elimination des capacités source-drain/substrat Augmentation des performances

30. EVOLUTION Circuits analogiques et mixtes

31. EVOLUTION Circuits mixtes Oscillateur 5 GHz en SiGe T Bipolaire en SiGe Nouveau besoin : communications, SoC : RF, BiCMOS Mais aussi éléments passifs : Self (fort Q) ET! Faible coût (grand public), haute performance, basse puissance (mobile)

32. EVOLUTION MEMs - MOEMs

33. Après développement TECHNOLOGIE CMOS Layout : Masques de fabrication Insolation UV Masque du NTUB Résine photosensible Wafer Substrat P <100> NTUB

34. Implantation ionique (As) Résine photosensible Wafer Substrat P <100> Puit N (Nwell) N Substrat P <100> TECHNOLOGIE CMOS Après nettoyage

35. TECHNOLOGIE CMOS Après dépôt de nitrure de silicium + résine photosensible Résine photosensible Si3N4 N Substrat P <100> NTUB Après développement et gravure du Si3N4 DIFFUSI

36. Résine Si3N4 N Substrat P <100> LOCOS N Oxyde de champ (Si3N4) Substrat P <100> TECHNOLOGIE CMOS Après oxydation thermique humide + Nettoyage

37. Masque de poly Résine photosensible LOCOS N Poly Oxyde de grille Substrat P <100> POLY NTUB DIFFUSI TECHNOLOGIE CMOS Oxydation thermique sèche (croissance de l’oxyde de grille) Dépôt de poly silicium (sur toute la surface du wafer) Résine photosensible + Masque de poly Insolation UV Après développement et gravure

38. LOCOS N Substrat P <100> LOCOS N Oxyde de champ (Si3N4) Substrat P <100> TECHNOLOGIE CMOS Oxyde de grille (Si02)

39. Masque de Bore Résine photosensible LOCOS N BORON Substrat P <100> POLY NTUB DIFFUSI TECHNOLOGIE CMOS Dopage des zones de source et de drain (Substrat)

40. Implantation ionique au Bore Résine Auto alignement des zones de source et de drain LOCOS p+ p+ p+ N Substrat P <100> Dopage n+ (Arsenic) Masque d’Arsenic Résine photosensible LOCOS p+ p+ p+ N Substrat P <100> TECHNOLOGIE CMOS Après développement

41. Implantation ionique Arsenic Résine LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> TECHNOLOGIE CMOS Après nettoyage et recuit de cristallisation DL Diffusion latérale réduisant la longueur effective des transistors

42. Résine photosensible SiO2 déposé LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> BORON CONTACT POLY NTUB DIFFUSI ARSENIC TECHNOLOGIE CMOS Dépôt d’oxyde et masque des contacts

43. Résine SiO2 déposé LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> Métal SiO2 déposé LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> TECHNOLOGIE CMOS Après lithographie et gravure du SiO2 Nettoyage de le résine et dépôt métal

44. Résine photosensible SiO2 déposé LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> BORON CONTACT POLY NTUB DIFFUSI ARSENIC TECHNOLOGIE CMOS Masque métal 1

45. SiO2 déposé SiO2 déposé LOCOS p+ p+ p+ n+ n+ n+ N Substrat P <100> TECHNOLOGIE CMOS Après gravure puis dépôt de Si02 Les étapes de fabrication continuent ainsi jusqu’à déposition de toutes les couches de métal et diélectrique. Remarques : 1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent jusqu’à 5 à 6 niveaux de métallisation

46. TECHNOLOGIE CMOS Remarques : 1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent jusqu’à 5 à 6 niveaux de métallisation 2) Les technos orientées circuits à signaux mixtes, analogique et digital, contiennent en général deux niveaux de polysilicium pour la réalisation de capacités. L’oxyde entre les deux polys est parfaitement contrôlé (épaisseur et qualité) afin d’obtenir de bonnes capacités. On a souvent la possibilité de masquer le ou les niveaux de poly afin d’obtenir des couches haute résistivité pour la réalisation de résistances de grandes valeurs.

47. 4.1.3/E1NDF : Minimum NPLUS extension of DIFF ……… 0.4 mm 4.1.4/S1DFIP : Minimum PPLUS spacing to DIFF ………... 0.8 mm 4.1.5/S1DNWN : Minimum NDIFF spacing to NTUB ………. 1.8 mm …… TECHNOLOGIE CMOS Règles de dessin (DRC) : • Exemple :

48. Rcarré Nwell SiO2 n+ p+ Nwell ou n+ p-sub R = 7 x Rcarré SiO2 poly p-sub TECHNOLOGIE CMOS Eléments intégrables en technologie CMOS : Résistances Résistance «diffusée» Résistance en polysilicium

49. SiO2 poly p-sub DV meilleur mauvais TECHNOLOGIE CMOS Résistance en polysilicium NB.: Peu sensible à T (température) et DV contrairement aux résistances diffusées Contrôle de la valeur absolue d’une résistance difficile mais appairage «facile» : Contrôle de la valeur absolue Eviter les dimensions minimales Eviter les courbures :

50. TECHNOLOGIE CMOS Appairage Même structure! Même température Même forme, même taille Séparation minimale Même orientation Même voisinage Dimensions non minimales