Понятие архитектуры ЭВМ

1. Понятие архитектуры ЭВМ Архитектура ЭВМ как распределение функций, реализуемых системой, между её уровнями

2. Вентили: (a) Not (b)NotAND (c)NotOR

3. Базовые вентили

4. Реализация суммы по модулю два

5. Реализация 1-битного сумматора

6. Схема полного 1-битового сумматора

7. Определяется: • совокупность регистров, формирующих локальную память • организация АЛУ • тракт данных

8. CISC – Complete Instruction Set Computer IBM/360 INTEL(Pentium,Pentium Pro) RISC – ReducedInstruction Set Computer Hewlett-Packard (Pa-RISC) Sun Microsystems (SPARC) Digital Equipment (Alpha) Silicon Graphics (MIPS)

9. Управление логическими ресурсами: файлами, виртуальной памятью, внешней и оперативной памятью и т.д.

10. Уровень программиста Уровень системного программиста

11. Семейство процессоров INTEL 80286: Реальный + защищенный режимы, возможности = IBM370 8086: сегментирование памяти, совместимость «назад»

12. Семейство процессоров INTEL i386: виртуальный 8086, УВВ параллельно с ЦП , очередь команд i486: скалярный 5 ступенчатый конвейер, КЭШ 8 Кб P I: 2 конвейера; P Pro: 3 конвейера (суперскалярные)

13. Разъем для модуля памяти Процессор Модули основной и КЭШ памяти 2 уровня Разъемы для плат расширения ISA Разъемы для плат расширения AGP

14. Дополнительный модуль памяти

15. Аккумулятор Модули BIOS и энергонезависимой памяти

17. Основные узлы и части

18. Шина Внутренняя магистраль ЦП КЭШпамять1 уровня Предсказание переходов Flags УУ IP Внутренняя структура процессора

19. Пять этапов обработки команды процессором S1: Помещение в очередь. Увеличение IP. S2: Выделение кода и формирование адреса. S3: Выбор операндов из памяти. S4: Выполнение вычислений. Формирование флагов. S5: Запись результатов.

20. Схема двухконвейерного процессора Pentium • U-конвейер выполняет произвольные команды • V-конвейер - только простые команды с целыми числами. • Выполнение программ с целыми числами производится почти в 2 раза быстрее чем на 486 с той же тактовой частотой. • Четыре конвейера – не эффективно: требуется громоздкое аппаратное обеспечение.

21. Функциональная схема суперскалярного процессора Один конвейер с несколькими функциональными блоками

22. Регистры общего назначения Для проведения арифметических операций Для манипуляций с адресами Для организации выполнения циклов Для выполнения операций умножения и деления Регистры данных

23. Регистры общего назначения Для манипуляций с адресами и определения местоположения переменных, передаваемых через стек Для указания смещения вершины стека Смещение = расстояние переменной, метки или команды от базисной точки сегмента. Для манипуляций с адресами и адреса исходной строки Для манипуляций с адресами и адреса строки назначения Индекс-регистры: содержат смещение данных и команд

24. Сегментные регистры Содержат адрес «базисной» точки для каждого из сегментов

25. Регистры управления Содержит смещение следующей команды относительно базисной точки сегмента команд Значения битов характеризуют статус текущего состояния процессора или результата выполненной арифметической операции

26. Флаги состояния

27. Системные флаги

28. xor ax,axmov al,64add al,64 xor ax,axmov al,128add al,128 xor ax,axmov al,192add al,192 010000000100000010000000 cf=0 pf=0 zf=0 sf =1 of=1 1000000010000000 100000000 cf=1 pf=1 zf=1 sf=0 of=1 1100000011000000 110000000 cf=1 pf=0 zf=0 sf=1 of=0 Пример:

29. Формирование линейного адреса 16-разрядные регистры могут содержать адреса от 000016 до ffff16, т.е. от 0 до 64К 20-разрядная адресная шина позволяет адресовать fffff16байт, т.е. 1М Для получения возможности адресовать всю память необходимо использовать адресные пары, например: CS:IP или DS:имя_переменной Сегментные регистры содержат номера параграфов (четыре старшие цифры) адреса базисной точки сегмента

30. Формирование линейного адреса