第3章组合逻辑电路

第3章组合逻辑电路 概述 3.1 组合逻辑电路的基本概念 3.2 组合逻辑电路的分析 3.3 组合逻辑电路的设计 3.3.1 组合逻辑电路的设计方法 3.3.2 组合逻辑电路的设计举例 3.3.3 含有无关小项的组合逻辑电路的设计 3.3.4 逻辑函数中反变量的处理 3.3.5 组合逻辑电路的险象 3.4 常用的组合逻辑集成电路 3.4.1 译码器 3.4.2 编码器 3.4.3 数据选择器 3.4.4 加法器导航：1、点击“右键”，选择“全屏显示”－全屏显示 2、点击“右键”，选择“下一张”－播放PP 3、点击游览器左上角“后退”，退出PP

第3章组合逻辑电路概述 数字系统是由各种逻辑功能的逻辑部件组成的。逻辑部件在结构上可分为组合逻辑电路和时序逻辑电路。组合逻辑电路是由门电路组合而成的一种逻辑电路；时序逻辑电路是由触发器和门电路组合而成的一种逻辑电路。它们之间的区别是逻辑电路具有记忆功能。微处理器和接口电路芯片内部主要由这两类逻辑电路构成。本章介绍组合逻辑电路的基本概念。在此基础上介绍组合逻辑电路的分析方法。对于用文字叙述的组合逻辑电路的设计要求，如何设计这个组合逻辑电路，即组合逻辑电路的设计方法。最后介绍几种常用的组合逻辑电路，以及由它们来实现组合逻辑电路。

第3章组合逻辑电路 3.1 组合逻辑电路的基本概念

第3章组合逻辑电路 3.2 组合逻辑电路的分析组合逻辑电路的分析是：根据给定的组合逻辑电路，找出输入值与输出值之间的逻辑关系。也就是，当输入“0”或“1”确定以后，经过逻辑电路运算，它的输出值是什么。当输入值“0”或“1”变化后，它的输出值又是什么。因此，通过对组合逻辑电路的分析，能够得到该组合逻辑电路的功能。

第3章组合逻辑电路 3.2 组合逻辑电路的分析 3.2.1 组合逻辑电路的分析方法 ( 1 ) 根据组合逻辑电路图，写出输出逻辑函数表达式；组合逻辑电路是由门电路构成的，从逻辑电路输入端开始，同一列或者同一行上的门电路称为一层。设输出端所在的门电路为第一层。一般一个组合逻辑电路由K层门电路构成。为了方便写出逻辑函数表达式，可以将组合逻辑电路中各个门电路的输入端和输出端标上字母，作为输入逻辑变量和输出逻辑变量的名字。为了写出输出逻辑函数表达式，首先从电路的第K层开始写出它的输出表达式，然后用第K层的输出表达式作为第K－1层的输入，写出K－1层的输出表达式。依此类推，直到写出第一层的输出表达式，这样第一层的输出表达式即是需要分析的组合逻辑电路的输出逻辑函数表达式，表达式中的逻辑变量是第K层门电路的输入变量。

第3章组合逻辑电路 3.2 组合逻辑电路的分析 ( 2 ) 化简输出逻辑函数表达式根据组合逻辑电路写出的输出逻辑函数表达式一般不是最简逻辑函数。化简输出逻辑函数的目的是使输出逻辑函数表达式成为最简输出逻辑函数，便于分析出逻辑电路的功能。 ( 3 ) 列出输出逻辑函数真值表根据最简输出逻辑函数列出真值表。真值表能够详细给出被分析的组合逻辑电路输入与输出之间的逻辑关系，直观地给出组合逻辑电路的功能。 ( 4 ) 逻辑功能评述根据列出输出逻辑函数真值表，归纳真值表中组合逻辑电路输入与输出之间的规律。然后用文字描述组合逻辑电路的功能，对组合逻辑电路的功能进行评定。

第3章组合逻辑电路 3.2 组合逻辑电路的分析 3.2.2 组合逻辑电路的分析举例例 3-1 分析图3-2所示的组合逻辑电路，叙述它的逻辑功能。

第3章组合逻辑电路 3.2 组合逻辑电路的分析

第3章组合逻辑电路 3.3 组合逻辑电路的设计 3.3.1组合逻辑电路的设计方法 ( 1 ) 根据电路逻辑功能的要求列出真值表组合逻辑电路的逻辑功能要求通常是用文字表述的。根据文字中的要求，首先要确定组合逻辑电路需要多少个输入端和输出端，即多少个输入变量和输出变量，以便确定真值表中的逻辑变量，然后列出真值表。正确理解文字要求是列出真值表的关键。列出真值表是组合逻辑电路设计的第一步，它关系到设计的组合逻辑电路是否能够满足设计要求。 ( 2 )由真值表写出逻辑函数表达式，化简逻辑函数，根据要求变换逻辑函数表达式。 ( 3 )画出组合逻辑电路图。

第3章组合逻辑电路 3.3 组合逻辑电路的设计 3.3.2组合逻辑电路设计举例例3-3 用“与非”门设计一个多数表决逻辑电路，用以判断A、B、C三个人中有两个或两个以上为“1”时，外部输出为1，否则输出为0. 解：根据设计要求，设：A、B、C为逻辑电路的输入变量。输出变量F表示表决结果。约定：输入变量取值为“1”表示“赞同”，取值为“0”表示“反对”。输出变量F为“1”表示表决“通过”。第1步，根据题意列出真值表

第3章组合逻辑电路 3.3 组合逻辑电路的设计第2步，根据真值表写出表达式。化简逻辑函数并变换成“与非”表达式。从真值表中写出F输出函数表达式的方法是：把F列中取值为“1”所对应的小项写出来，它们之间是“或”运算。输出函数表达式为：

第3章组合逻辑电路 3.3 组合逻辑电路的设计第3步，画出组合逻辑电路图

第3章组合逻辑电路 3.3 组合逻辑电路的设计

第3章组合逻辑电路 3.3 组合逻辑电路的设计根据题意画出框图：

第3章组合逻辑电路 3.3 组合逻辑电路的设计第1步，根据题意列出真值表

第3章组合逻辑电路 3.3 组合逻辑电路的设计相加的数输入端 Ci=1 S 1 1 1 Ai Bi Ci-1 Si=1

第3章组合逻辑电路 3.3 组合逻辑电路的设计例3-6 设计一个组合逻辑电路以产生操作码，当按下“+”、“－”和“×”操作键时，分别产生操作码01、10和11，如图3-8所示。

第3章组合逻辑电路 3.3 组合逻辑电路的设计解：第1步，根据题意列出真值表。根据题意，3个操作键“+”，“－”和“×”是组合逻辑电路的输入端，分别用A、B、C表示。当按下键时，输入值为“1”，反之为“0”。输出端产生操作码是两位二进制数代码，分别用F1和F0表示。从组合逻辑电路来讲，小项m3，m5，m6和m7是这个组合逻辑电路输入端不可能产生的最小项。它们是这个组合逻辑电路的4个无关最小项。

第3章组合逻辑电路 3.3 组合逻辑电路的设计在真值表中，F2和F1中的无关最小项，是在F2，F1两列中分别填上“d”，d所对应的这些最小项是这个组合逻辑电路的无关最小项。写出逻辑函数表达式。既然m3，m5，m6和m7是该题中不可能产生的最小项，则把这4个无关最小项添加到F2和F1中，将不影响F2和F1的逻辑值。因此，逻辑函数表达式如下，在d后面括号中的数字是无关最小项。 F2 ( A，B，C ) = ∑m ( 1，2 ) + d ( 3，5，6，7 ) F1 ( A，B，C ) = ∑m ( 1，4 ) + d ( 3，5，6，7 )

第3章组合逻辑电路 3.3 组合逻辑电路的设计第2步，化简逻辑函数F2和F1。在化简逻辑函数F2和F1时，对于卡诺图中填“d”的小方格这样处理，如果填“d”的小方格与填“1”的小方格相邻而且构成2m个小方格，则把填“d”的小方格和填“1”的小方格一起作为一个卡诺圈进行化简；如果填“d”的小方格与填“1” 的小方格不相邻，则把填“d”的小方格作为“0”使用。如图3-9所示。在图3-9中，填“d”的小方格与填“1”的小方格相邻，构成两个22个小方格的卡诺圈。逻辑函数F2和F1分别化简为： F2 ( A，B，C ) = B + C F1 ( A，B，C ) = A + C

第3章组合逻辑电路 3.3 组合逻辑电路的设计第3步，画出逻辑电路图。从以上可以看出，在一个组合逻辑电路设计中，如果有无关最小项存在，可以把这些无关最小项添加到逻辑函数中，它不影响逻辑函数的逻辑值。在化简逻辑函数时，如果填“d”的小方格与填“1”的小方格相邻而且构成2m个小方格，则把填“d”的小方格和填“1”的小方格一起作为一个卡诺圈进行化简。这样可以使卡诺圈中小项多一些。在化简逻辑函数中，消去的逻辑变量也就来得相对多一些。逻辑函数更简单一些，即相应的逻辑电路也简单一些。以上是含有无关最小项的组合逻辑电路的设计中涉及的主要内容。

第3章组合逻辑电路 3.3 组合逻辑电路的设计例3-7 设计一个组合逻辑电路将8421 BCD码转换成余3BCD码。解：根据题意输入是8421 BCD码，它的4个输入端用B8、B4、B2和B1表示。输出是余3码，用A、B、C和D表示，电路的框图如图3-11所示。

第3章组合逻辑电路 3.3 组合逻辑电路的设计第1步，根据题意列出真值表。在该题中，8421 BCD码有0000～1001十种输入，另外1010～1111六种输入是不可能发生的。因此m10～m15是该题中的无关最小项。根据题意列出的真值表如表3-6所示。

第3章组合逻辑电路 3.3 组合逻辑电路的设计第3步，画出组合逻辑电路图

第3章组合逻辑电路 3.3 组合逻辑电路的设计 3.3.5 组合逻辑电路的险象前面介绍的组合逻辑电路设计，主要考虑所设计的组合逻辑电路，其输入与输出应满足逻辑功能的要求。没有考虑所设计的组合逻辑电路在运行时门电路的延时，以及延时可能给组合逻辑电路带来的非预期输出值。也就是，逻辑门输入端的取值确定以后，经过逻辑运算，它的输出端有相应的值输出是需要时间的。例如一个“与非”门电路，它的输入变量为A和B。假定B变量输入为“1”不变化。A变量输入从“0”变到“1”，再从“1”变到“0”。假定门电路的延时时间为tpd。根据“与非”运算，波形图如图3-14所示。

第3章组合逻辑电路 3.3 组合逻辑电路的设计假定：B变量输入为“1”不变化，A变量输入从“0”变到“1”，再从“1”变到“0”。下面讨论门电路的延时可能给组合逻辑电路带来的非预期输出，也就是组合逻辑电路的险象，以及在组合逻辑电路中的如何避免险象发生。

第3章组合逻辑电路 3.3 组合逻辑电路的设计 1、组合逻辑电路中的竞争与险象组合逻辑电路是由门电路组合而成的，在组合逻辑电路中每一层的门电路个数和类型都不会相同，这就会出现一个现象，那即是当输入信号经过组合逻辑电路中间层门电路的逻辑运算后，到达第Ki层门电路输入端的时间不一致，这种现象称为竞争。竞争可能导致第Ki层的输出端产生短暂的一个延时tpd或者几个延时tpd的错误输出值，然后又回到正确的输出值，这种现象称为险象。值得注意的是，并不是所有竞争现象必然会产生险象。也就是，组合逻辑电路虽然有竞争现象产生，但是不会一定产生险象。下面分析图3-15所示组合逻辑电路，来了解电路中的竞争现象，以及是否产生险象。如果有险象产生，看一看险象产生的过程。

第3章组合逻辑电路 3.3 组合逻辑电路的设计为了分析电路，在这里使用波形图表示险象，以说明险象产生的过程。必须强调的是险象其一是由于竞争现象存在，他属于电路结构的问题。其二是电路输入发生变化的时候，例如一个输入变量从“0”变到“1”，再从“1”变到“0”，可能产生险象。

第3章组合逻辑电路 3.3 组合逻辑电路的设计 图3-15的组合逻辑电路由三层门电路组成。设每个门的延时时间为tpd。假定输入变量A和C的值始终为“1”。输入变量B由“0” →“1” → “0”变化时，输出变量F有险象存在。为了显示电路的延时以及延时时间的不同，在电路中用a、b、c标注了3个位置。它的作用是在输入变量B由“0” →“ 1” → “0”变化时，画出a、b、c这3个位置的波形，以便表示电路的延时时间与险象的产生，如图3-16所示。 1 1

第3章组合逻辑电路 3.3 组合逻辑电路的设计 2、险象的分类险象分为两种：静态险象和动态险象。 1）静态险象：静态险象是指在输入发生变化而输出不应当发生变化的情况下，产生短暂的错误输出，然后又回到正确输出。静态险象又分为：静态“0”型险象和静态“1”型险象。静态“0”型险象是指产生的短暂错误输出是负脉冲，静态“1”型现象是指产生短暂的错误输出是正脉冲，如图3-17 a 和图3-17 b 所示。 2）动态险象动态险象又分为动态“0”型险象和动态“1”型险象。动态险象是指在输入发生变化而输出也发生变化的情况下，产生短暂的错误输出，然后又回到正确的输出。动态“0”型险象是指产生的短暂错误输出是负脉冲，动态“1”型险象是指产生的短暂错误输出是正脉冲，如图3-17 c 和 d 所示。

第3章组合逻辑电路 3.3 组合逻辑电路的设计

第3章组合逻辑电路 3.3 组合逻辑电路的设计 1 0

第3章组合逻辑电路 3.3 组合逻辑电路的设计 2 ) 卡诺图法判别险象采用卡诺图法判别逻辑函数是否存在险象是把逻辑函数用卡诺图表示。如果在卡诺图中出现两个卡诺圈“相切”，也就是说两个卡诺圈有公共的边，则该逻辑函数存在险象。在图3-15中所示的组合逻辑电路，它的逻辑函数是F(A, B, C ) = A B + B C，把他用卡诺图表示，见图3-19所示。该逻辑函数有两个卡诺圈，这两个卡诺圈相切，因此有险象存在。

第3章 组合逻辑电路