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实验六 计数器的设计

6.1 实验目的 1 、学习用集成触发器组成同步和异步计数器并测试其逻辑功能。 2 、学习用集成计数器组件组成任意进制计数器的方法并测试其逻辑功能。. 实验六 计数器的设计. 6.2 实验内容及步骤. 6.2.2 用集成 JK 触发器 74LS112 和四 2 输入与非门 74LS00 组成同步六进制减法计数器：. ⑴ CP 加单正脉冲，观察各触发器的输出状态，纪录于表 6-2 中。. 二 进 制 码. 计数脉冲 Cp 数. 对应的 十进制数. Q 1. Q 0. Q 2. 表 6-2.

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实验六 计数器的设计

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Presentation Transcript

  1. 6.1实验目的 1、学习用集成触发器组成同步和异步计数器并测试其逻辑功能。 2、学习用集成计数器组件组成任意进制计数器的方法并测试其逻辑功能。 实验六 计数器的设计 6.2实验内容及步骤 6.2.2 用集成JK触发器74LS112和四2输入与非门74LS00组成同步六进制减法计数器： ⑴ CP加单正脉冲，观察各触发器的输出状态，纪录于表6-2中。

  2. 二 进 制 码 计数脉冲 Cp数 对应的 十进制数 Q1 Q0 Q2 表6-2 ⑵ CP接连续脉冲，用示波器观察并对应记录在一个计数周期内，CP和各输出端的波形。 = = J K 1 0 0 触发器的 驱动方程 = = J Q Q , K Q 1 2 0 1 0 = = J Q Q , K Q 2 1 0 2 0

  3. 6.2.3用中规模集成电路（2/5十进制计数器74LS90）组成BCD码九进制加法计数器：6.2.3用中规模集成电路（2/5十进制计数器74LS90）组成BCD码九进制加法计数器： ⑴ CPA接单正脉冲，观察各触发器的输出状态，纪录于表6-4中。 ⑵ CPA接单正脉冲，输出端QD QCQB QA对应接至七段译码/驱动电路CD4511的输入端DCBA，观察数码管的变化。 2/5十进制计数器74LS90的管脚图： 计数脉冲从CPA输入（下降沿有效）， QA与CPB相连， QD QCQB QA输出 ——8421码十进制计数器 R01、R02：异步清零端 （高电平有效） S91、S92：异步置9端 （高电平有效）

  4. 异步复位、置位输入端 R01 R02 S91 S92 输 出 端 QD QC QB QA H H L X L L L L H H X L L L L L X X H H H L L H X L X L 计 数 L X L X 计 数 L X X L 计 数 X L L X 计 数 异步十进制计数器74LS90功能表

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