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Dimensionnement de portes CMOS sous contrainte de délai

FTFC ’2003 14, 15 et 16 mai 2003 PARIS. Dimensionnement de portes CMOS sous contrainte de délai. A. Verle , X. Michel, P. Maurine, N. Azemard, D. Auvergne LIRMM, UMR CNRS/Université de Montpellier II, (C5506) 161 rue Ada 34392 Montpellier Cedex 5 France

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Dimensionnement de portes CMOS sous contrainte de délai

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Presentation Transcript

  1. FTFC ’2003 14, 15 et 16 mai 2003 PARIS Dimensionnement de portes CMOS sous contrainte de délai A. Verle, X. Michel, P. Maurine, N. Azemard, D. Auvergne LIRMM, UMR CNRS/Université de Montpellier II, (C5506) 161 rue Ada34392 Montpellier Cedex 5 France Laboratoire d’Informatique de Robotique et de Microélectronique de Montpellier

  2. Motivations Respect contrainte temporelle • Faisabilité de la contrainte • Choix techniques de satisfaction de contrainte • Méthodes de dimensionnement

  3. Motivations Objectifs: • Coût surface/puissance faible • Rapidité Nombreuses techniques: • Méthodes de programmation mathématique Optimales MINIFLOTRANSIT [Sundararajan 02] Quasi-optimales TILOS [Fishburn 85] … • Méthodes pondérées ou heuristiques Simples et rapides[Sutherland 01] Temps CPU important Non optimales

  4. Sommaire • Modèle de délai • Définition des limites de délai • Distribution de contrainte • Validation • Conclusion

  5. Modèle de délai

  6. Définition des limites du délai QMAX, QMIN • " QMAX " W{1,2, …, n} = Wmin • QMIN=? Problème: seuls C1 et la charge sont connus Solution: délai circuit fonction posynomialeQMIN si  i

  7. Définition des limites du délai QMAX (surface minimale) Miminum local Miminum global Solution locale Solution globale

  8. Définition des limites du délai QMIN  Choix d’une condition initiale de dimensionnement  Calcul des dimensions de la sortie vers l’entrée  Procéder par itération Avantages Mise en œuvre facile Simplicité / méthode numérique Converge rapidement Temps de calcul réduit

  9. Définition des limites du délai Détail des dimensions et de la dérivée pour la recherche du QMIN Cin(i) Dérivées

  10. Définition des limites du délai Evolution du délai f(n° iter) pour différentes conditions initiales

  11. Définition des limites du délai Evolution du délai f(SCIN) pour différentes conditions initiales

  12. Sommaire • Modèle de délai • Définition des limites de délai • Distribution de contrainte • Validation • Conclusion

  13. Distribution de contrainte Méthode de la sensibilité constante (acst) Même sensibilité sur chaque porte • Algorithme identique à celui utilisé pour déterminer Qmin a=0 Q=QMINQMAX wi=wmin • Utilisation d’une valeur initiale de a • Correction de "a " par dichotomie Qdépend de la valeur de "a " Avec a  0

  14. Distribution de contrainte Méthode pondérée (Mp) De i=n à 3: QMIN=SQMINi Pour i=2: résolution exacte ou en itérant (relaxation)

  15. Distribution de contrainte Distribution uniforme du délai Délai de propagation d’une porte:[Sutherland 99] f = t . ( g . h + p ) • Distribution égale de la contrainte [Sutherland 01] • Exact sans parasite: Logical Effort (LE) [Sutherland 99] • Faisabilité de la contrainte • Minimum réalisable fonction du circuit

  16. Sommaire • Modèle de délai • Définition des limites de délai • Distribution de contrainte • Validation • Conclusion

  17. Validation Comparaison de QMIN pour différents dimensionnement (A) Sensibilité constante  " acst " (C) Même effort" Suth " (B) Méthode pondérée" Mp " (D) Amps optimization tool" Amps "

  18. Validation Exploration de l’espace du design

  19. Validation Comparaison de Swi f(Qc/QMIN) pour différents dimensionnement

  20. Conclusion • Modèle de délai simple et réaliste • Faisabilité de la contrainte • Deux techniques de dimensionnement • Efficaces pour contraintes restrictives

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