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第五章 时序逻辑电路

第五章 时序逻辑电路. 陶文海. 5.1 概述. 时序逻辑电路由组合电路和存储电路两部分构成。 按触发脉冲输入方式的不同， 时序电路可分为同步时序电路和异步时序电路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。. 5.1.1 时序电路的分析方法. 分析步骤： 写相关方程式 —— 时钟方程、驱动方程和输出方程。 求各个触发器的状态方程。 求出对应状态值 —— 列状态表、画状态图和时序图。 归纳上述分析结果， 确定时序电路的功能。. 例 1 分析如图所示的时序电路的逻辑功能。.

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第五章 时序逻辑电路

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Presentation Transcript

  1. 第五章 时序逻辑电路 陶文海

  2. 5.1 概述 • 时序逻辑电路由组合电路和存储电路两部分构成。 • 按触发脉冲输入方式的不同， 时序电路可分为同步时序电路和异步时序电路。同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制；而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。

  3. 5.1.1 时序电路的分析方法 分析步骤： • 写相关方程式——时钟方程、驱动方程和输出方程。 • 求各个触发器的状态方程。 • 求出对应状态值——列状态表、画状态图和时序图。 • 归纳上述分析结果， 确定时序电路的功能。

  4. 例 1 分析如图所示的时序电路的逻辑功能。

  5. 5.2 同 步 计 数 器 • 计数器是用来实现累计电路输入CP脉冲个数功能的时序电路。 在计数功能的基础上，计数器还可以实现计时、定时、分频和自动控制等功能，应用十分广泛。 • 计数器按照CP脉冲的输入方式可分为同步计数器和异步计数器。 • 计数器按照计数规律可分为加法计数器、 减法计数器和可逆计数器。 • 计数器按照计数的进制可分为二进制计数器（N=2n）和非二进制计数器（N≠2n），其中, N代表计数器的进制数，n代表计数器中触发器的个数。

  6. 5.2.1 同步计数器 1. 同步二进制计数器

  7. 2. 同步二进制计数器的连接规律和特点 连接规律： • 所有CP接在一起，上升沿或下降沿均可。 • 加法计数 J0=K0=1 Ji=Ki= n-1≥i≥1 • 减法计数 J0=K0=1 Ji=Ki=  n-1≥i≥1

  8. 3. 同步非二进制计数器 例 2分析如图所示同步非二进制计数器的逻 辑功能。

  9. 5.3 异 步 计 数 器 • 异步二进制计数器 异步三位二进制计数器电路

  10. 2. 异步二进制计数器的规律和特点 连接规律： • (1)各触发器接成计数状态 JK触发器： Ji=Ki=1 T触发器： Ti=1 D触发器： D=Qi • (2)CP的连接方法： CP0=CP 加法计数 ： 下降沿触发 CPi=Qi-1 (i≥1) 上升沿触发 CPi=Qi-1 (i≥1) 减法计数： 下降沿触发 CPi=Qi-1 (i≥1) 上升沿触发 CPi=Qi-1 (i≥1)

  11. 5.4 集成计数器 1. 集成同步计数器74LS161 74LS161管脚排列图

  12. 74LS161逻辑功能表

  13. 当复位端CR=0时，输出Q3Q2Q1Q0全为零，实现异步清零功能（又称复位功能）。当复位端CR=0时，输出Q3Q2Q1Q0全为零，实现异步清零功能（又称复位功能）。 • 当LD=1时，预置控制端=0，并且 CP=CP↑时，Q3Q2Q1Q0= D3D2D1D0，实现同步预置数功能。 • 当CR=LD=1且CTP·CTT=0时，输出Q3Q2Q1Q0保持不变。 • 当CR=LD=CTP=CTT=1，CP=CP↑时，实现计数功能。

  14. 集成异步计数器74LS290 集成计数器74LS290逻辑电路图

  15. 74LS290逻辑功能表

  16. S9(1)、S9(2)称为置“9”端，R0(1)、R0(2)称为置“0”端；CP0、 CP1端为计数时钟输入端，Q3Q2Q1Q0为输出端， NC表示空脚。 • 置“9”功能：当S9(1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0= 1001，而(1001)2=(9)10，故又称异步置数功能。 • 置“0”功能： 当S9(1)和S9(2)不全为1，并且R0(1)=R0(2)=1时， 不论其他输入端状态如何， 计数器输出Q3Q2Q1Q0 = 0000，故又称异步清零功能或复位功能。 • 计数功能：当S9(1)和S9(2)不全为1，并且R0(1)和R0(2)不全为1，输入计数脉冲CP时， 计数器开始计数。

  17. 5.4.2用集成计数器构成任意进制计数器 • 用现有的M进制集成计数器构成N进制计数器时，如果M>N，则只需一片M进制计数器；如果M<N，则要用多片M进制计数器。 • 1）反馈清零法 • 2） 反馈置数法 • 3） 级联法

  18. 反馈清零法 • 反馈清零法是利用芯片的复位端和门电路，跳越M-N个状态，从而获得N进制计数器的。 • 例一、用74LS161构成十进制计数器。

  19. 反馈清零法构成十进制计数器 （a）构成电路 （b） 计数过程（即状态图） 因为是异步清零端，虽然用1010清零，但是1010的状态持续时间很短，可认为不出现，所以十进制的状态应从0000——1001。

  20. 例二、用74LS290构成六进制计数器。（用反馈清零法）例二、用74LS290构成六进制计数器。（用反馈清零法） • CP1和Q0相接构成十进制计数器，然后利用异步清零端R0(1)和R0(2)反馈清零。 • R0(1)和R0(2)是异步清零端，故虽然用0110清零，但0110不出现，所以六进制的状态应从0000——0101。

  21. 反馈置数法 反馈置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器就会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。还有一种方法是计数到1111状态时产生的进位信号译码后，反馈到预置数控制端实现反馈置数。

  22. 例三、用74LS161构成七进制计数器。（用反馈置数法）例三、用74LS161构成七进制计数器。（用反馈置数法） 预置数法构成七进制计数器（同步预置） （a） 构成电路; （b） 计数过程（即状态图） 因为 是同步置数端，所以用0110反馈清零时，0110状态可以正常出现，即七进制的状态应该从0000——0110。

  23. 例四、利用进位端反馈置数法，用74LS161构成九进制计数器。例四、利用进位端反馈置数法，用74LS161构成九进制计数器。 预置数法构成九进制计数器（同步预置） （a） 构成电路; （b） 计数过程（即状态图）

  24. 级 联 法 • 适用于M<N，需要多片集成块，方法是：先将n片计数器级联组成最大计数值N＞M的计数器，然后采用整体清 0 或整体置数的方法实现模M计数器。 • 例五、用74LS161构成二十四进制计数器。 • 先将两片74LS161构成二百五十六进制计数器，然后用二十四（00011000）整体清零即可构成二十四进制计数器，二十四进制的状态从00000000——00010111。

  25. 用74LS161芯片构成二十四进制计数器

  26. 例六、将74LS290构成十进制以内任意计数器。 • 二进制计数器： CP由CP0端输入，Q0端输出，如图（a）所示。 • 五进制计数器：CP由CP1端输入，Q3Q2Q1端输出，如图（b）所示。 • 十进制计数器（8421码）：Q0和CP1相连，以CP0为计数脉冲输入端，Q3Q2Q1Q0端输出，如图（c）所示。 • 十进制计数器（5421码）：Q3和CP0相连，以CP1为计数脉冲输入端，Q0Q3Q2Q1端输出，如图（d）所示。

  27. 74LS290构成二进制、五进制和十进制计数器

  28. 例五、用74LS290构成二十四进制计数器。 先将两片74LS290构成一百进制计数器，然后用二十四（0010 0100）整体清零构成二十四进制计数器，二十四 进制的状态从0000 0000——0010 0011（23）。 用74LS290芯片构成二十四进制计数器

  29. 5.5 寄存器 5.5.1数据寄存器 • 数据寄存器又称数据缓冲储存器或数据锁存器，其功能是接受、存储和输出数据，主要由触发器和控制门组成。n个触发器可以储存n位二进制数据。数据寄存器按其接受数据的方式又分为双拍式和单拍式两种。

  30. 1. 双拍式数据寄存器 双拍式三位数据寄存器

  31. 2. 单拍式数据寄存器 单拍式四位二进制数据寄存器

  32. 5.5.2 移位寄存器 • 移位寄存器除了接受、存储、输出数据以外，同时还能将其中寄存的数据按一定方向进行移动。移位寄存器有单向和双向移位寄存器之分。 • 1.单向移位寄存器 • 单向移位寄存器只能将寄存的数据在相邻位之间单方向移动。按移动方向分为左移移位寄存器和右移移位寄存器两种类型。

  33. 右移移位寄存器电路

  34. 2. 双向移位寄存器 X是工作方式控制端。当X=0时，实现数据右移寄存功能；当 X = 1时，实现数据左移寄存功能；DSL是左移串行输入端，而DSR是右移串行输入端。

  35. 3. 移位寄存器的应用 1） 实现数据传输方式的转换 在数字电路中，数据的传送方式有串行和并行两种，而移位寄存器可实现数据传送方式的转换。 2） 构成移位型计数器

  36. 环形计数器 • 环形计数器是将单向移位寄存器的串行输入端和串行输出端相连，构成一个闭合的环，如图5.24(a)所示。 • 实现环形计数器时，必须设置适当的初态，且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为“1”或“0”)，这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等，即N=n，状态变化如图5.28(b)所示(电路中初态为0100)。

  37. 图5.24环形计数器 (a) 逻辑电路图； (b) 状态图

  38. 扭环形计数器 图5.25 扭环形计数器 (a) 逻辑电路图 (b) 状态图

  39. 4. 集成移位寄存器 74LS194管脚排列图

  40. 74LS194的功能表 利用74LS194实现串-并行转换

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