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第四章总线操作和时序

第四章总线操作和时序. 二、 CPU 的时序和存储器及外设的时序. 8086 CPU的每条指令都有自己的固定的时序。 从存储器读一个字节(或字)的操作总线周期是由4个T状态组成。 CPU在T1状态把地址信息从地址线A19～A16、AD15～AD0上输出，并且立即发出地址锁存信号ALE，把在A19～A16上出现的高4位地址和在AD15～AD0上出现的低16位地址，在外部地址锁存器上锁存。这样，20位地址信息就送至存储器。CPU也是在T1状态发出区分是存储器还是I／O操作的IO/M#信号。

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第四章总线操作和时序

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  1. 第四章总线操作和时序

  2. 二、CPU的时序和存储器及外设的时序

  3. 8086 CPU的每条指令都有自己的固定的时序。 从存储器读一个字节(或字)的操作总线周期是由4个T状态组成。 CPU在T1状态把地址信息从地址线A19～A16、AD15～AD0上输出，并且立即发出地址锁存信号ALE，把在A19～A16上出现的高4位地址和在AD15～AD0上出现的低16位地址，在外部地址锁存器上锁存。这样，20位地址信息就送至存储器。CPU也是在T1状态发出区分是存储器还是I／O操作的IO/M#信号。 在T2状态，CPU发出读命令信号(若使用接口芯片8286，还有相应的控制信号DT／R和DEN)。有了这些控制信号，存储器就可以实现读出。在这些信号发出后,CPU等待一段时间，到它的T4状态的前沿(下降沿)采样数据总线AD15～AD0以获取数据，从而结束此总线周期。

  4. 存储器从接收到地址信号，要经过地址译码选择，选中所需要的单元，I／O端口也如此。从接收到IO/M#信号和RD#信号(这些信号一般用作选通信号)，到信息从被选中的单元读出送至数据总线也都是需要一定时间的，它是否能在T4周期的前沿之前完成，这完全取决于存储电路或I／O端口本身。所以，在CPU的时序和存储器或I／O端口的时序之间存在配合问题。 CPU中设计了一条准备就绪——READY输入线.在设计系统的硬件电路时，要根据CPU与所选的存储器的读写速度，分析能否在时序上很好地配合，若需要插入TW周期，就要设计一个硬件电路来产生适当的READY信号。 有了READY信号线，就可以使CPU与任何速度的存储器相连接(当然存储器的速度还是要由系统的要求来选定)。但是，这说明了当CPU与存储器或I／O端口连接时，要考虑相互之间的时序配合问题。

  5. T1:A19-A16(锁存）、AD15-AD0（锁存） T2:CPU发出读信号 T3-T4下降沿，采样数据总线D15-D0获取数据总线周期结束 CPU读存储器时序，不管M接到地址和读命令信号后，能否在T4前沿把数据送至数据总线 配合问题是ready线（ M /IO输给CPU状态线) T3状态的下降沿采样ready信号： 若M或I/O能在T4状态前沿前把数据送至数据总线，ready为一，CPU在T3状态以后进入T4状态，采样数据，总线周期结束。 若M或I/O 不能在T4状态前把数据送至数据总线，则ready为0，CPU在T3状态结束插入TW（且保持采样ready),若ready＝1，TW结束，CPU进入T4，采样数据，结束总线周期。 目的：1）了解指令执行过程 2）选用指令，缩短M和执行时间 MOV AX, 0 4个T SUB AX, AX XOR AX,AX 3个T

  6. 3）时序配合（CPU、IO/M） 4) 估计CPU完成操作所需的时间 第二节 8086 总线 一、8086的两种组态：最小组态 地址总线：A19~A0 8282（锁存器） BUS： 数据总线：AD0~AD15或8286（发送/接收接口片） 控制总线：CPU供给的控制线提供 8088通过总线控制器。 8288形成两种总线， 控制信号由8288提供 由8086的引脚MN/MX＝1 最小组态 MN/MX＝0 最大组态 (一）最小组态 引脚24到31的意义： 28脚IO/M：区分是存储器访问还会是I/0访问 若为0 高电平 I/O访问 为1位存储器访问 浮空时 CPU处DMA响应（外设←→M）

  7. 29脚 WR（输出，三态） 低电平有效，CPU在写操作时输出的一个选项信号，表示是处在（IO/M）写周期（在T2、T3、TW）状态有效 CPU在DMA响音时，此线浮空。 24脚 INTA（输出）：CPU输出的中断响应信号 0有效 在T2、T3、TW状态有效，可用作中断矢量的读选通信号 25脚 ALE（输出）：地址锁存允许信号 在T1状态位低时，由CPU提供正选通脉冲 把在（AD0~AD15）和地址—状态A16-A9上的地址信号锁存在地址锁存器（8282/8283）中 27脚 DT/R（输出、三态）：数据发送/接受信号 在最小组态时，为增强数据总线的驱动能力，我们8286、8287需要DT/R，以确定数据传送的方向。 高：数据发送（CPU写）；低：接受信号（CPU读）。DMA时，此线浮空。 26脚 DEN（输出，三态）：数据允许信号，低电平有效 在使用8286/8287的最小组态系统中，此信号作8286/8287输出允许信号，在访问M、IO或中断响应周期有效，DMA时，浮空。 31脚 HOLD（输入）：总线请求信号 30脚 HLDA（输出）：总线请求响应信号

  8. HOLD：系统中别的总线设备要求占用总线，向CPU发出总线请求信号，1有效，当CPU收到HOLD请求后，在T4状态输出一个高电平有效的总线请求响应信号HLDA。同时，CPU使地址线，数据线和相应的控制信号线浮空。HOLD：系统中别的总线设备要求占用总线，向CPU发出总线请求信号，1有效，当CPU收到HOLD请求后，在T4状态输出一个高电平有效的总线请求响应信号HLDA。同时，CPU使地址线，数据线和相应的控制信号线浮空。 当HOLD=0,则HLDA=0，同时又控制总线。 SSO 系统状态信号，与IO、M、DT/R P163表5-1(反映此行总线周期的状态) （二）最大组态 引脚24－31 T4状态的变化，表示总线周期开始 P163表5-2 S2、S1、S0（输出、三态） 这些信号由总线控制器用以产生M、IO的总线周期和所需的控制信号 31脚 RQ/GT0 30脚 RQ/GT1（输入/输出）请求允许脚请求、允许顺序：（外部的总线设备） （1）其他总线在设备实发宽度为一个时钟周期的脉冲给CPU表示总线请求HOLD （2）CPU在T4或下一次T4输出宽度为一个时钟周期的脉冲给请求总线的设备作为总线响应信号 HLDA （3）在DMA结束时，总线请求设备输出脉冲给CPU总线请求结束。CPU又控制总线。

  9. 29脚 LOCK（输出、三态） 在其有效时，别的总线主设备不能获得对总线的控制，由前缀指令“LOCK” 使其有效，在下一个指令完成以前保持有效。 QS1、QS0（输出） 二 8086的引线 AD15-AD0（输入/输出三态） 低16位地址线和低16位数据线公用，从时间上加以区分。 CPU访问M、IO，先给出T1状态地址，通过地址锁存器锁存地址。 在T2、T3、TW状态读写数据。 A15~A0（输出，三态） 低16位地址线 A19/S6,A18/S5,A17/S4,A16/S3（输出，三态） T1状态锁存地址（最高4位地址） T2.T3.TW作为状态信息 S6始终为零，S5为F中的中断允许标志位。 S4.S3段寄存器有四个状态， P164 表5-4 DMA 此线浮空 RD（输出，三态） 为其有效时，表示正在进行M.I/O读

  10. ready(输入) M/IO输出，CPU在T3周期采样ready线，若ready（输入） 若ready=0, T3后插入TW，直到ready有效 进入T4，完成数据传送 INTR（输入）18引脚 可屏蔽中断请求信号 高电平有效 CPU在每一个指令周期最后一个T状态采样决定是否进入中断响 应周期（软件可屏蔽） 中断允许位加以屏蔽 TEST输入 23引脚 当TEST=1，wait指令等待；TEST=0，执行继续。 NMI（输入） 非屏蔽输入信号（不能软件加以屏蔽） 由低到高，在先行指令结束以后引起中断。 RESET（输入） 21引脚 复位输入引起处理器立即结束先行操作 CLK（输入） 时钟输入信号 GND 地线 VCC 电源

  11. 第三节 8086典型的时序分析 8088最基本的总线周期是CPU与M、I/O进行通信 一、存储器读周期 P21 如图4-7 存储器读时序图 （1）T1：确定M、I/O（在T1）状态 （2）确定单元的地址：T1状态开始，20位地址读出，A19~A16,A15~A0 ,锁存到8282存储器 T2状态：S0~S3 三态 （3）给出读命令：RD信号在T2状态变为有效（WR无效） 地址信号→译码→指定单元→若干时候后→内容出现在数据线D15-D0 如果启用8286（发送、接受），有DT/R和DEN T2:DT/R为低电平，PEN也在为低（选通信号） T4：CPU在下降沿采样数据线获得数据 若M、I/O在T3状态的下降沿ready=0,则在T3后插入若干个TW状态（一个时钟周期）只有ready=1，才TW结束后进入T4 二、存储器写周期

  12. 1)～2）同上 3)要写入存储器的数据，在T2状态。A15-A0已由AIE锁存 CPU就要写入的8位数据，放至AD7~AD0数据线上，DT/R=1 4)8088在T4状态后使控制信号无效。 即在T4状态，完成对M、I/O的写入过程 DT/R 在T2-T4为高电平。DEN、T2后为低电平。 三、输入输出周期 当CPU与外设交换信息（就要用到输入或输出指令），即从外设输入数据，或把 数据输出给外设的时序与CPU通M通信的时序相似。 四、空转周期 若CPU不执行机器周期，则总线接口执行空转周期（系列T1状态），CPU在高位地址线保持一个机器周期的状态信息。 五、中断响应周期 INTR CPU I=1(CPU开中断) NMI CPU在当前指令 执行完毕后，响应中断。

  13. 六、系统复位reset 当CPU在reset线上检测一个正脉冲时（复位时） 码段寄存器 FFFFH=CS=FFFFH 指令指针 IP=0000H ES=DS=0000 SS=0000 I=0 在复位时，系统对INTR时屏蔽的，用软件使STL，使I=1开中断 reset高电平，必须持续至少四个时钟周期 地址总线浮空，直至CPU脱高复位状态，开始从FFFFOH单元取指令（而 FFFF0有效，JMP以便转移至程序的实际开始处。） 七、CPU进入和退出保持状态的时序CPU接收同步HOLD信号，在T4或T1后段输出保 持响应HLDA，从下一时钟开始CPU让出总线 当外设DMA（直接数据通道传送）DMA结束后，使HOLD无效，则在下一个时钟 HLDA到低电平。 8282 8286 8288 锁存器 数据发送/接受 总线控制器 ALE DT/R

  14. 第四节 最大组态下的8088时序 T1:8088将发出20位地址信号锁存，将S0、S1、S2送给总线控制器，再输出到地址总线（对S0~S2译码后，锁存地址，判断位读操作，DT/R=0） T2:将地址切换到数据线D7－D0,发读存储器命令MRDC 控制器，8288发出DEN=0信号，使数据总线与8088数据总线接通，同时，A19/S0 －A16/S3切换位状态信息。 T3:8088采样ready Ready=1 进入T4 0 在T3后插入TW 总线周期结束 （T4之前的时钟上升沿）8088发出S0~S2为111，为执行下一个总线周期作准备 一、存储器读周期和写周期 T1:判断写操作DT/R=0 T2:8288发出AMNC命令(写命令)，在DEN=0（有效），使8088输出数据，经过数据收发器送到数据总线 T3:8088采样ready= 1 0 读 写 DATA T3 T2 状态

  15. 二、I/O读和写周期 与M的不同点 1．基本I/O操作是T1、T2、T3、TW、T4组成占5个时钟周期 2．A19－A16为0 3．T3后，插入一个TW状态 4．读写IORC AIOWC

  16. 第五节 典型总线标准 对连接总线的接插件的几何尺寸、引脚排序、电路信号名称及其电气特性等都作了详细规定，成为实际的工业标准，然后获得行业或国际标准组织的批准，即成为大家接受的某种总线标准 • AT • PCI • USB • IDE • SCSI • AGP

  17. 1. ISA(AT)总线 总线插槽是主板和 I/O 接口之间的连接器, 为了连接众 多类型的接口电路, 主板一般都配有几种类型的总线。 ISA总线是16位总线, 始于286机型。 之后在386 ~ 奔腾 机上都有ISA总线。数据最高传输速度 8MB/S。 ISA总线由62芯+36芯两个插槽组成, 总线信号如下:

  18. DACK0 DACK5 DACK6 DACK7 MEMR MEMW B1 A1 GND I/O CH CK MEM CS16 D1 C1 SBHE B2 A2 SD7 RESET DRV SD6 I/O CS16 D2 C2 LA23 +5V B3 A3 IRQ9 B4 SD5 IRQ10 A4 D3 C3 LA22 B5 -5V A5 SD4 IRQ11 D4 C4 LA21 B6 A6 DRQ2 SD3 IRQ12 LA20 D5 C5 -12V B7 A7 SD2 0WS A8 SD1 B8 IRQ15 D6 C6 LA19 +12V B9 A9 SD0 IRQ14 D7 C7 LA18 GND B10 A10 I/O CH RDY D8 C8 LA17 B11 A11 AEN SMEMW B12 A12 SMEMR SA19 DRQ0 D9 C9 A13 IOW B13 SA18 D10 C10 IOR B14 A14 SA17 SD8 DRQ5 D11 C11 DACK3 B15 A15 SA16 SD9 DRQ3 B16 A16 SA15 D12 C12 B17 A17 SA14 DRQ6 SD10 DACK1 D13 C13 DRQ1 B18 A18 SA13 D14 C14 SD11 B19 A19 SA12 REFRESH CLK B20 A20 SA11 DRQ7 D15 C15 SD12 IRQ7 B21 A21 SA10 +5V SD13 D16 C16 IRQ6 B22 A22 SA9 SD14 MASTER C17 D17 IRQ5 B23 A23 SA8 A24 IRQ4 B24 SA7 GND D18 C18 SD15 IRQ3 B25 A25 SA6 B26 A26 SA5 DACK2 B27 A27 T/C SA4 A28 BALE B28 SA3 AT总线插槽引脚分配 SA2 +5V B29 A29 A30 SA1 OSC B30 A31 B31 SA0 GND

  19.  IOR: I/O 读命令。 IOR=0, 把选中的端口寄存器内容 →数据线。 应用: 用IOR=0读取 I/O 端口。 • (1)数据线:SD15 ~ SD8 , SD7 ~ SD0 • (2) 地址线:SA19 ~ SA0 • (3) 控制线: •  AEN: 地址允许信号。 • AEN=0, 表明CPU控制系统 3总线。 • AEN=1, 表明DMAC控制系统3总线。 • 应用: 用AEN=0参与端口地址译码。

  20.  DMA请求 / 应答。 DRQ0 ~ DRQ3 / DACK0 ~ DACK3, DRQ5 ~ DRQ7 / DACK5 ~ DACK7  IOW: I/O 写命令。 IOW=0, 把数据线上信息 → 选中的端口寄存器。 应用: 用IOW=0对端口进行写操作。 中断请求线。 IRQ3 ~ 7, IRQ9 ~ 12, IRQ14 ~ 15

  21. 使用ISA总线接口的以太网卡

  22. 2.其他重要的总线 (1)PCI总线(peripheral component interconnect) PCI是由Intel公司1991年推出的一种局部总线。从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。管理器提供了信号缓冲，使之能支持10种外设，并能在高时钟频率下保持高性能，它为显卡，声卡，网卡，MODEM等设备提供了连接接口，它的工作频率为33MHz/66MHz。32位数据宽度运行，最大传输速度 133MB/S；64位数据宽度运行，最大传输速度 528MB/S

  23. 主板上的 PCI插槽

  24. PCI总线的主要特点如下： （1）传输率 （2）高效率 （3）即插即用功能 （4）独立于CPU （5）负载能力强、易于扩展 （6）兼容各类总线

  25. C/BE7~C/BE4AD0 C/BE3~C/BE0AD0 PAR PAR64 INTA LOCK ACK64 REQ64 DEVSEL PERR 任选信号 必要信号 SERR INTB AD63~AD32 AD31~AD0 INTC PCI 总线设备 INTD 地址数据 64位扩展 FRAME TRDY IRDY 接口控制 接口控制 STOP IDSEL 中断 错误报告 SBO 高速缓存 支持 SDONE REQ TDI 总线仲裁 GNT TDO TCK JTAG CLK TMS 系统 RST TRST PCI总线信号

  26. (2)AGP（Accelerate Graphics Port) 图形加速接口 AGP接口是一种显示卡专用的局部总线。严格的说，AGP不能称为总线，它与PCI总线不同，因为它是点对点连接，即连接控制芯片和AGP显示卡，但在习惯上我们依然称其为AGP总线。 最初传输速度 266MB/S（AGP1X）,最高传输速度 2.1GB/S(AGP8X)

  27. 主板上的AGP插槽

  28. (3)USB总线(通用串行总线) USB1.1 传输速度最高 12MB/S USB2.0 传输速度最高 480MB/S USB用一个4针插头作为标准插头，采用菊花链形式可以把所有的外设连接起来，最多可以连接127个外部设备，并且不会损失带宽。USB需要主机硬件、操作系统和外设三个方面的支持才能工作。目前的主板一般都采用支持USB功能的控制芯片组，USB支持热插拔，连接灵活，独立供电等优点，可以连接鼠标、键盘、打印机、扫描仪、摄像头、闪存盘等，几乎所有的外部设备。

  29. USB接口

  30. USB的特点 • 速度快 • 连接简单快捷，可进行热插拔 • 无须外接电源 • 扩充能力强 • 具有高保真音频 • 良好的兼容性

  31. (4) 并行I/O接口(硬盘接口) IDE (Integrated Drive Electronics ) ATA IDE即“电子集成驱动器”，它的本意是指把“硬盘控制器”与“盘体”集成在一起的硬盘驱动器。把盘体与控制器集成在一起的做法减少了硬盘接口的电缆数目与长度，数据传输的可靠性得到了增强，硬盘制造起来变得更容易，因为硬盘生产厂商不需要再担心自己的硬盘是否与其它厂商生产的控制器兼容。对用户而言，硬盘安装起来也更为方便。IDE这一接口技术从诞生至今就一直在不断发展，性能也不断的提高，其拥有的价格低廉、兼容性强的特点，为其造就了其它类型硬盘无法替代的地位。

  32. 主板IDE接口 硬盘IDE接口

  33. SCSI (Small Computer System Interface) SCSI是同IDE（ATA）完全不同的接口，IDE接口是普通PC的标准接口，而SCSI并不是专门为硬盘设计的接口，是一种广泛应用于小型机上的高速数据传输技术。SCSI接口具有应用范围广、多任务、带宽大、CPU占用率低，以及热插拔等优点，但较高的价格使得它很难如IDE硬盘般普及，因此SCSI硬盘主要应用于中、高端服务器和高档工作站中。 传输速度 40MB/S ~ 320MB/S 支持硬盘转速 达 15000RPM

  34. 硬盘SCSI接口

  35. 第六节 32位微型计算机总线结构 • 结构发展过程 • 目前的流行结构（南北桥结构）

  36. CPU（Pentium） CPU总线 • 局部总线到PCI桥 • （北桥） L2 Cache 一般为512KB DRAM与L2 控制器 主存DRAM 8-256MB PCI总线 PCI卡 PCI卡 ISA总线 • PCI到ISA桥电路（南桥) USB接口 ISA卡 ISA卡 IDE接口

  37. 北桥芯片负责与CPU的联系并控制内存、AGP数据在北桥内部传输，提供对CPU的类型和主频、系统的前端总线频率、内存的类型（SDRAM，DDR SDRAM以及RDRAM等）和最大容量、AGP插槽、ECC纠错等支持，整合型芯片组的北桥芯片还集成了显示核心。北桥芯片就是主板上离CPU最近的芯片，这主要是考虑到北桥芯片与处理器之间的通信最密切，为了提高通信性能而缩短传输距离。 875P芯片组的北桥芯片：82875P

  38. 主板上的北桥芯片

  39. 南桥芯片负责I/O总线之间的通信，如PCI总线、USB、LAN、ATA、SATA、音频控制器、键盘控制器、实时时钟控制器、高级电源管理等。近两年的芯片组Intel945系列芯片组都采用ICH7或者ICH7R南桥芯片。南桥芯片一般位于主板上离CPU插槽较远的下方，PCI插槽的附近，这种布局是考虑到它所连接的I/O总线较多，离处理器远一点有利于布线。

  40. 主板上的南桥芯片

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