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第五章 总线 及其形成

第五章 总线 及其形成. 教师： 王晓甜 Email ： xtwang@mail.xidian.edu.cn. 综述 — 本门课学习的内容. 外设 1. 内存. CPU. CPU. 外设 2. 外存 1. 外设 3. 外存 2. 系统软件 应用软件. 总线. I/O 接口电路. CPU ：结构，工作原理，寄存器组织. 必备知识. 总线 ：概念，分类， CPU 如何实现总线管理. 存储器 ：结构， CPU 对存储器的管理，存储器的扩展设计. 数字电路 算法语言. I/O 接口电路 ：典型 I/O 接口电路的工作方式和设计方法.

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第五章 总线 及其形成

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  1. 第五章 总线 及其形成 教师：王晓甜 Email： xtwang@mail.xidian.edu.cn

  2. 综述—本门课学习的内容 外设1 内存 CPU CPU 外设2 外存1 外设3 外存2 系统软件 应用软件 总线 I/O接口电路 CPU：结构，工作原理，寄存器组织 必备知识 总线：概念，分类，CPU如何实现总线管理 存储器：结构，CPU对存储器的管理，存储器的扩展设计 数字电路 算法语言 I/O接口电路：典型I/O 接口电路的工作方式和设计方法 软件编程：汇编语言源程序编写

  3. 回顾 • CPU 对 I/O 的输入输出指令 • IN AL， DX • IN AX， DX • OUT DX， AL • OUT DX， AX • EG1. CPU读取地址为PORT的端口内的一个字节数据 • EG2. CPU向地址为PORT的端口输出一个字数据 NUM

  4. 总线定义及分类 1 几种常用芯片 2 8088与8086的差异 8086的引脚功能及时序 3 5 系统总线的形成 4 Contents

  5. 总线 • 一组共用的导线 • 计算机中各种信息沟通的公共通道 通过总线可以实现计算机各模块之间的数据和命令传输 5.1 总线的定义

  6. 总线的分类 最通用的分类方法 体现了总线在系统中的功能层次结构

  7. 按功能层次的总线分类 • 片内总线 （封装在芯片内部，不可见） • 片内总线是指连接集成电路芯片内部各功能单元的信息通路。 • 元件级总线（可见，如显卡上各个芯片间的连线） • 元件级总线是反映连接同一个插板内各个元件的总线。 • 系统总线（主板插槽） • 系统总线是指连接微处理器、主存储器和I/O接口等系统部件的信息通路，也是连接各个插件板的通路。 • 通信总线（如数码相机的USB数据线，打印机连线） • 通信总线又称为I/O总线或外总线，是指连接微型计算机主机与I/O设备、仪器仪表，甚至其他微型计算机的总线。

  8. 系统（级）总线 DB DB DB 存储器 RAM/ROM 系统总线形成与控制逻辑 AB AB AB CB CB CB 定时器 微处理器(CPU) I/O设备 （1） I/O接口 电路（1） I/O设备 （2） I/O接口 电路（2） 微处理器级总线 总线的定义 微处理器级总线： 微处理器外部结构中的数量有限的输入输出引脚 系统级总线： 微处理器级总线和其他逻辑电路连接组成的主机板系统 I/O 设备和存储器通过接口电路连接在系统总线上

  9. MCA ISA Diagram STD 常用系统总线 PC/XT PCI

  10. 总线定义及分类 1 几种常用芯片 2 8088与8086的差异 8086的引脚功能及时序 3 5 系统总线的形成 4 Contents

  11. 5.2 在系统总线形成中，经常要使用芯片： • 三态门 • 双向三态门 • 带有三态门输出的锁存器 • 总线控制逻辑：微处理器级总线和系统及总线之间的接口逻辑电路。 • 控制逻辑所涉及的主要芯片很多，这里主要介绍74LS244、 74LS245 、 74LS373 。其它同类功能芯片的工作原理与此相同或相似。

  12. 5.2 几种常用的芯片 1. 三态门 典型芯片74LS244 三态门的输出Y由G控制

  13. 5.2 几种常用的芯片-三态门 VCC 20 1G 1 1 19 2G 2 1 18 3 17 4 16 5 15 6 高 阻 14 7 13 8 74LS244功能 12 9 11 GND 10 74LS244逻辑及引脚 单向三态门74LS244 在实际应用中可作为地址总线或控制总线的驱动芯片，也可用为输入端口的接口芯片。

  14. 5.2 几种常用的芯片-双向三态门 2. 双向三态门 典型芯片74LS245 G＝1时，A组和B组均为三态 G＝0时，DIR控制数据方向

  15. A7 B3 A3 B6 B5 B4 B0 A1 A2 A0 B2 A5 A6 B7 T OE B1 A4 ≥1 ≥1 5.2 几种常用的芯片-双向三态门 74LS245功能 74LS245逻辑及引脚 单向三态门74LS245 在实际应用中可作为数据总线双向驱动器、地址总线或控制总线单向驱动以及输入端口的接口芯片。

  16. 5.2 几种常用的芯片-带有三态门输出的锁存器 3. 带有三态门输出的锁存器 典型芯片74LS373 时序关系： G=1 跟随 G=0 保持

  17. DI0 OE 5.2 几种常用的芯片-带有三态门输出的锁存器 D 74LS373功能 DO0 Q CLK DI1 DO1 DI2 DO2 DI3 DO3 DI4 DO4 DO5 DI5 DO6 DI6 DO7 DI7 锁存器74LS373 1 1 74LS373逻辑及引脚 STB 在实际应用中可作为地址总线或控制总线单向驱动锁存以及输出端口的接口芯片。

  18. 总线定义及分类 1 几种常用芯片 2 8088与8086的差异 8086的引脚功能及时序 3 5 系统总线的形成 4 Contents

  19. 5.3 8086的引脚功能与时序 5.3 8086的引脚功能与时序 1978/6 Intel 8086 29000 Transistors 3um

  20. 5.3 8086的引脚功能与时序 GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL 最大方式 AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD (RQ/GTO) 31 CPU AD5 HLDA 11 (RQ/GT1) 30 WR AD4 (LOCK) 12 29 (S2) AD3 13 M /IO 28 AD2 DT/R (S1) 14 27 AD1 15 DEN (S0) 26 AD0 16 ALE (QS0) 25 NMI 17 INTA (QS1) 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21 最小方式 8086引脚说明

  21. 5.3 8086的引脚功能与时序 引脚的功能： 微处理器通过这些引脚与外部的逻辑部件连接，完成信息的交换。 • 与存储器之间交换信息(指令及数据)； • 与I/O设备之间交换信息； • 能输入和输出必要的信号。 CPU引脚 微处理级总线

  22. 1.数据总线 Data Bus （16） 传送指令或数据信息 2.地址总线 Address Bus （20） 指示欲传信息的来源或目的地址 3.控制总线 Control Bus （16） 管理总线上数据或信息的活动方式

  23. .控制总线： 控制总线管理总线上的活动 用来传送自CPU发出的控制信息或外设送到CPU的状态信息 大部分是单向的，有有一些是双向的

  24. .数据总线： 用于CPU和存储器或I/O接口之间传送数据，是双向的。 微处理器数据总线的条数决定CPU和存储器或I/O设备一次能交换数据的位数，是区分微处理器是多少位的依据。 8086 CPU的数据总线是16条(引脚：AD0-AD15)， 我们就说8086 CPU是16位微处理器。

  25. .地址总线： CPU通过地址总线输出地址码来选择某一存储单元或某一称为I/O端口的寄存器，是单向的。 地址码的位数决定了地址空间的大小。 n位地址总线可有 个地址（0∽ -1）。 Eg.16位地址总线 65536（64KB） 20位地址总线 1MB 32位地址总线 4GB 8086/8088CPU有20根地址线（引脚：AD0-A19/S6） 存储器地址总线20位 寻址空间 1MB I/O地址总线16位（低16位） 寻址空间 64KB

  26. GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21 最小方式 8086引脚说明 .8086微处理器级总线的特点 40根外部引脚 1根电源线 2根接地线 1根时钟线 16根数据总线 20根地址总线 21根控制总线 分时复用的总线利用方式

  27. 5.3 8086的引脚功能与时序 GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL 最大方式 AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD (RQ/GTO) 31 CPU AD5 HLDA 11 (RQ/GT1) 30 WR AD4 (LOCK) 12 29 (S2) AD3 13 M /IO 28 AD2 DT/R (S1) 14 27 AD1 15 DEN (S0) 26 AD0 16 ALE (QS0) 25 NMI 17 INTA (QS1) 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21 最小方式 8086引脚说明

  28. 5.3 8086的引脚功能与时序 • 最小方式： 适合用于由单处理器组成的小系统。在这种方式中，8088/8086CPU引脚直接产生存贮器或I/O读写的读写命令等控制信号。 • 最大方式： 适合用于实现多处理器系统，在这种方式中，8088/8086CPU不直接提供用于存贮器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应信号。 两种方式下部分控制引脚的功能是不同的。本节主要介绍8086，而对8088，则说明它与8086的不同之处。 下面先介绍8086的最小方式系统。

  29. 8086 最小方式 系统总线结构

  30. 5.3 8086的引脚功能与时序 CLK（输入） GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 • 8086/8088的CLK信号由8284A时钟发生器产生。 • 时钟信号占空比为33%时是最佳状态。 • 最高频率对8086和8088为5MHz， 对8086-2为8MHz，对8086-1为10MHz。 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  31. 时序：三种总线上出现的信息不但有严格的顺序，而且有准确的时间，成为时序时序：三种总线上出现的信息不但有严格的顺序，而且有准确的时间，成为时序 • 时钟：时钟脉冲发生器产生具有一定频率和占空比的脉冲信号，称之为及其的主脉冲或时钟 • 主频：时钟的频率，是衡量CPU性能的一个重要指标 • 时钟周期：主频的倒数，是CPU的基本时间计量单位。也叫一个T周期或一个T状态。或一个节拍

  32. +5V ● ● 5.3 8086的引脚功能与时序 X1 X2 EFI 8284A R 系统RESET信号 F/C ● RESET ● ● RESET 开关 RES C RDY READY CLK CLK READY READY RESET 8086/8088

  33. T1 T2 T3 T4 CLK 基本总线周期 T4 T1 T2 T3 TW TW T1 T4 T1 T1 T2 T3 5.3 8086的引脚功能与时序  时钟周期 微处理器是在统一的时钟信号CLK控制下，按节拍进行工作的。8086/8088的时钟频率为5MHz。时钟周期为200ns，它是CPU工作的最小节拍。 用于等待存储器或I/O接口响应的等待状态  总线周期 8086/8088 CPU对存储器或I/O进行一次访问，需要至少4个时钟周期，即称为基本总线周期 总线周期间的等待状态（空闲状态）

  34. 5.3 8086的引脚功能与时序 GND Vcc 1 RESET（输入） 40 AD14 AD15 2 39 AD13 A16/S3 3 38 系统复位信号 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 • 系统复位: 至少保持4个时钟周期的高电平； • RESET 信号有效时， CPU清除IP、DS、ES、SS、PSW、指令队列；置CS为0FFFFH。 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  35. 5.3 8086的引脚功能与时序 GND Vcc 1 40 • AD15～AD0： 三态，地址/数据复用线。ALE有效时为地址信号输出;否则，为双向数据线。 • A19/S6～A16/S3： 三态，输出，地址/状态信号复用线。在总线周期的T1状态，输出高4位地址；其他状态输出CPU的状态信号。执行I/O操作时不用，全为低电平。 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  36. BHE/ S7 BHE 5.3 8086的引脚功能与时序 分时复用的总线时序 T2 T1 T3 T4 T1 CLK A15~A0 D15~D0 AD15~AD0 S6~S3 A19~A16 A19/ S6~ A16 / S3 S7 T3状态，总线的高4位 提供状态信息S3-S6，低16位上出现数据 T4状态，CPU（或外设）从总线上读取数据 T2 内，CPU从总线上撤销地址，并使总线的低16位浮置位高阻状态，为传送数据作准备 Tw状态，外设速度不能及时配合CPU的时候，在T3 和 T4 之间插入TW T1内，发送地址信息，作地址线用，输出所要寻址的存储单元或外设端口地址

  37. 5.3 8086的引脚功能与时序 • BHE低电平有效 表示使用 高8位数据线: AD15---AD8； GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  38. 5.3 8086的引脚功能与时序

  39. A19/S6 –A16/S3 （输出，三态） A19/S6，A18/S5，A17/S4，和A16/S3为分时复用地址/状态信号线 S4、S3的功能

  40. GND Vcc 7.ALE（输出） 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 地址锁存允许信号 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL • 高电平表示地址线的地址信息有效。 • 利用它的下降沿把地址信号和BHE信号锁存在地址锁存器 AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  41. 5.3 8086的引脚功能与时序 GND Vcc 1 40 AD14 AD15 2 39 • 数据总线是双向的； • DT/R（数据收/发信号） • 控制数据传输方向； • 控制74LS245的传送方向 • DEN（数据允许） • 控制数据有效时间。 • 控制74LS245的输出允许 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  42. 8086 MN/MX AD15~ AD8 D15~D8 DEN ● ● DT/R 74LS245 系 统 数据 总 线 A0 B0 A7 B7 E DIR A0 B0 A7 B7 E DIR … … … … +5V AD7 ~ AD0 D7~D0 74LS245 微处理器级总线 数据总线形成

  43. 5.3 8086的引脚功能与时序 RD（输出，三态） GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 读信号 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 T2～T4状态有效。 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 AD6 10 HOLD 31 CPU WR（输出，三态） AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 写信号 28 AD2 DT/R 14 27 AD1 15 DEN 26 T2～T4状态有效 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  44. 5.3 8086的引脚功能与时序 GND Vcc 1 40 M/IO（输出，三 态） AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 存储器与I/O端口区分信号 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 • 在Intel 8088中，该引脚定义为IO/M，极性与8086的M/IO反相。 32 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  45. 5.3 8086的引脚功能与时序 写总线周期

  46. 读总线周期

  47. GND Vcc 1 40 AD14 AD15 2 39 AD13 A16/S3 3 38 AD12 A17/S4 4 37 AD11 A18/S5 5 36 AD10 A19/S6 6 35 BHE/S7 AD9 7 34 INTEL AD8 MN/MX 8 33 AD7 9 RD 8086 32 其它控制信号 AD6 10 HOLD 31 CPU AD5 HLDA 11 30 WR AD4 12 29 AD3 13 M /IO 28 AD2 DT/R 14 27 AD1 15 DEN 26 AD0 16 ALE 25 NMI 17 INTA 24 INTR 18 TEST 23 CLK 19 READY 22 GND RESET 20 21

  48. 准备好信号 READY（输入） • CPU在T3 状态检测READY信号，如果READY为低电平，则插入等待状态Tw，同时再次检测READY信号，直到READY为高电平，则进入T4状态，完成本次总线周期。

  49. 测试信号 TEST（输入） 当CPU执行WAIT指令的操作时，每隔5个时钟周期对TEST输入端进行一次测试： • 高电平：CPU继续处于等待状态； • 低电平：CPU执行下一条指令。

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