第陸章

第陸章 半導體積體電路的可靠性

積體電路的良率與可靠性 積體電路的良率除了影響產品的成本之外，也造成產品可靠性的問題！前者影響公司的穫利與競爭力，後者影響產品的使用率，甚至可能造成整體系統癱瘓，對於航太或軍事用途的積體電路而言，可靠性的要求更是特別嚴苛，因此軍用的積體電路的價位也就特別高。高良率的因素： ①簡易的製程減輕製程的依賴度。 ②良好的電路設計電路的設計規格比較不會因為溫度，偏壓或製程的漂動而改變。 ③完善的人員紀率減少人員的疏忽錯誤。 ④精密的機台 減少機台的誤差。 ⑤適當的工作環境（無塵室的要求） 減少灰塵與塵埃造成元件或電路的穿孔或斷線。 ⑥小的晶片面積。

良率（Yield） • 晶圓良率（Fab線上Yield與WAT Yield） • 晶片良率（CP Yield） • 封裝良率（Package yield＋FT Yield） • 整體良率 YT = YWYDYC

Illustration of a Production Wafer Die Test Chip

Tset Key Test Key measurement： Scribe Lines Test Structures Dies

製程的問題 ①漏電流增加。 ②造成氧化層上下層短路。 ③氧化層電場耐壓不足。過度蝕刻或氧化不足 ④若是用於MOS的閘極氧化層，將造成MOS的閘極電容增加，製程的問題：氧化層厚度太薄 造成截止電壓降低。 ⑤若應用在Flash memories的charge pumping電路，將造成昇壓電路耐壓不足  氧化層崩潰若應用在快閃記憶體或DRAM上，將會造成儲存的電容不足，產生資料保持的問題（Data retention）電路傳輸線的寄生電容增加，減低了傳輸速度。 ①可能造成接點（contact 無法挖穿）開路。 ②若是用於MOS的閘極氧化層，將造成MOS的閘極電容減少，造成截止電壓增加。 ③若應用在快閃記憶體的charge pumping電路將造成電容的儲存電荷不足無法寫入。蝕刻不足或過度氧化 ④若是Flash memories的button oxide，將造成熱載子無法穿越製程的問題：氧化層厚度太厚 閘極氧化層，進到浮動閘內，使得晶胞無法寫入的問題；同樣的，厚的氧化層將使得跨在浮動閘與基底層的跨壓電場太低，無法產生足夠移除浮動閘內的電荷。 ⑤若應用在DRAM上，將會造成儲存的電容不足。 ⑥造成製程過程的晶片表面高低不平（增加困難度），必需用 CMP的技術磨平

製程的問題 ①漏電流（沿著缺陷）。因製程或原先長晶造成的缺陷  ②造成上下層短路。 ③電場耐壓不足。表面結核造成的缺陷堆疊缺陷差排雜質漏電流的流動路徑小山突起磊晶層 Substrate After S.M. Sze’s VLSI Technology 晶片尺寸與良率： defect Y = 2/6 = 33.3% Y = 28/32 = 87.5%

電路設計 ①元件彼此製程間的差異造成參數的不同，例如MOS的截止電壓、氧化層厚度或佈植濃的差異，必需透過電路設計的考量，把差異的百分比例降低。 ②溫度增加或降低都會造成元件的操作偏壓產生漂移，因為溫度會影響元件的建立電壓（Building voltage）、本質載子的數量與遷移率等因素，因此常常會利用二極體也有相同的影響參數而減少溫度係數的影響。 ③數位電路的抗雜訊能力又比類比電路的抗雜訊能力好，也就是製程容忍度比較大，容忍的誤差可以比較好。 ④元件速度除了與製程中的閘極長度相關外，閘極寬度則是決定元件的驅動電流，至隨著截止電壓增加也會減低操作頻率；因此MOS的截止電壓也會越來越低。設計工程師的難題類比式微電子的製程容忍度 VT↑，ID↓ 數位式微電子的製程容忍度

不具溫度補償的電路設計 If T↑，VBEQ3↓ ICQ3↑ ∴ICQ3 depend on temperature Circuit unstable VC RC RC VO1 VO2 IE1 IE2 Q1 Q2 R1 Q3 RS1 RS2 + + －－ I3 R3 R2 -VE

具溫度補償的電路設計 代回去 VC （R1>>R2） RC RC VO1 VO2 IE1 IE2 Q1 Q2 透過二極體與Q3都有類似的溫度係數，得到與溫度無關 R1 Q3 RS1 RS2 D + + －－ I3 R3 R2 -VE

Hillock Void Current Flow Al Film J13 Grain(1) Grain(3) SiO2 J12 J23 Grain(2) Si substrate Electromigration 由於鋁原子的原子量只有27公克，所以重量很輕，當有大電流流過時，如果電子長期對鋁原子長期的沖刷作用，將造成鋁原子被電子沖走而移位，移走後的位置形成空洞或造成金屬線的斷裂，成為開路，被沖走的鋁原子聚集一起，形成一個由鋁堆積出來類似小山丘的鋁塊。 J表示電流密度，當J12>J13+J23，三股電流的交點處形成小山丘，若J12<J13+J23，三股電流的交點處將形成空洞。

Electromigration的平均失效時間 MTF ：median time to failure J：current density （A/cm2） A：material of microstructure and geometric properties conductor n：1~3 for aluminum Ea：active energy in electron voltage T： absolute temperature of d：grain size w：鋁線寬度竹節效應（bamboo effect）：當w /d~2到4 時，電子遷移率的MTF達到最低，當w/d 逐漸減少時，電子遷移率的MTF逐漸增加 thin film line submicron line

Electromigration的平均失效時間（續） T50 （hr） Al-Cu-Si 2000 Al-Cu Cr-Ag-Cu 1500 1000 500 grain size grain size 2 4 6 8 10 12 14 Strip width （mm）

Hot Carriers Injection 當MOS偏壓在飽和區時（ |VGD|< |VT|且|VGS|>|VT| ），由於VDS > >VGS ，所以汲極端產生最大的空乏區（請看下圖），電子因在A區形成夾止狀況的通道而產生類似尖端放電的樣子，由於從汲極的電壓幾乎都跨越在這斷空乏區（就是AB區域），所以電子在此區域穫得幾乎就是VDS的電壓，例如以3.3伏低壓的產品而言，將能量換算回溫度，可以達到38280oK左右，而太陽的表面才不過5000oK左右，所以這些電子又被稱為熱電子！表示擁有極高能量的意思。當熱電子跨越AB空乏區時，電子撞擊到矽晶格，甚至把晶格的鍵結撞斷而釋放出新的電子電洞對來，由於閘極為正偏壓，因此電子往靠近汲極的閘極方向逃逸，但由於從汲極到閘極的電場為負的，所以電子又回到汲極端，僅僅只有極少數極少數的電子會往閘極方向移動（一般是因為碰撞造成的）而留在靠近汲極端上方的二氧化矽內，所以又被稱為幸運的電子（Lucky Electrons）。由於熱電子被補獲（traps）在二氧化矽內，所以造成局部區域的截止電壓增加，並減少了MOS的放大率GM。 Drain Source Gate SiO2 - - - - EC EV e－ A B n+ n+ Gate h+

Hot Carriers Injection Degraded Fresh log(I) Fresh log(I) Degraded V V 經過熱載子測試後的pMOS ，其特性曲線已經有名顯的改變，請注意測試後的電流有增加的驅勢。經過熱載子測試後的nMOS ，其特性曲線已經有名顯的改變，請注意測試後的電流有減少的驅勢。從上圖看到的測試後的pMOS的電流特性曲線有增加的驅勢，與nMOS恰好相反，所以可以推測出造成這種改變的原因是氧化層捕獲電子。

Time Dependent Dielectric Breakdown • 在某溫度下，外加固定電壓於氧化層兩端，經過一段時間後，當氧化層的漏電流到 • 到 1mA時，所花的時間稱為 TDDB 。 • 另一種測試氧化層的方法為QBD。測試的方法是加固定電流，記錄電壓與時間的變 • 化，由於，所以當電壓增加達到氧化層崩潰的值以上，藉由崩潰電壓的 • 值高低以判別以氧化層品質的好壞。由於是採固定電流模式，所以時間為電壓的變 • 數，這種方法對於測試像EEPROM或快閃記憶體特別有效，主要的原因是因為這些 • 元件的寫入資料方式是採用類似電流注入到浮動閘內以改變截止電壓的方式。 breakdown V I breakdown TBD Time TBD Time

Time Dependent Dielectric Breakdown（續） • 電子由矽基板端進入氧化矽層內，與二氧化矽內的價鍵產生碰撞（impact ionization）， • 產生更多的電子電洞對，由於電子受到來自複晶矽端的正電場的吸引，所以電子容易在靠 • 近複晶矽端的二氧化矽層內被捕獲，至於電洞則往靠近矽基板的地方移動或被捕獲，因此 • 右下方的能帶圖可以看到氧化矽的能帶彎曲，由於電洞的作用，使得氧化矽能帶往下彎曲 • ，甚至在靠近矽基板的氧化矽導帶成為三角形，造成矽方向的電子更容易穿透”變薄”的氧 • 化矽而穿透到複晶矽層內，形成漏電流。 • 當大量的電子穿越過氧化層達到一微安時，此一氧化層就被稱為損毀。 + Poly-Si - e- e- e- + EC EV + + + + + EC EV Impact ionization SiO2 + +++++ ++++++ +++++ e- Si + Poly-Si SiO2 Si

Time Dependent Dielectric Breakdown（續） • 從上一頁，我們可以得到幾個結論： • 下圖是三種不同的二氧化矽層的TDDB實驗，您知道那一個二氧化矽層的品質比較好嗎？ ①二氧化矽的崩潰主因是因為電洞在整個反應機構中，扮演了幫兇，也就是讓局部的二氧化矽的能帶因為電洞而往下彎曲，使得讓部份的氧化矽層呈受了外部大多數的電場，加速了氧化矽層的崩潰時間。 ②當發生電洞被捕擭後，電子將更容易進入氧化矽內，更增加了氧化矽價鍵產生impact 的機率，因此更造就了更多的電洞陷在氧化矽的機率。 10-6 10-8 10-10 10-12 10-15 (a) (b) (c) Leakage current(A) E(MV/cm) 0 2 4 6 8 10

Mechanical Stress-Induce Migration • 類似電子遷移率發生後的情形，不同的地方是發生Mechanical Stress-Induce Migration • 的地方並不是電流流動造成的，它是由於製程上的問題產生的，所以在線路分叉或相接 • 的地方比較容易發生一個像斷線的現象。 • 早期的研究發現大約在180oC ，濺渡薄膜時，若氣體內含有氮氣容易造成SM 。 • SM的發生的平均時間與導線的寬度與厚度息息相關：

Latch-Up INPUT OUTPUT S D = p+ n+ n+ n+ p+ p+ p Sub. n Sub. CMOS才有此一現象，由於寄生電晶體的存在，使得CMOS架構有如一個由兩個BJT 電晶體組成的SCR，一旦被點燃（走火），將有極大的電流從 nMOS的汲極端導通流到pMOS 的汲極端。

Latch-Up（續） I （ VTRIG,ITRIG ） SCR特性曲線 V VC VH

ESD • 由於靜電電壓都高達上仟伏特以上，因此在下圖中的電子電路有其防護方法。當 • PAD因為靜電接觸，若該靜電為帶正電，於是D1導通，由於VC只有不到8伏，所 • 以電流路徑從PAD流過D1到VC端（紅色線的部份），因此nMOS的閘極承受電壓 • 才只有VC+0.7伏。相反的，若靜電為帶負電，於是D2導通，由於D2為接地，所以 • 電流路徑從PAD流過D2到地端（綠色線的部份），因此nMOS的閘極承受電壓才 • 只有-0.7伏。透過這種機制，可以避免積體電路受到靜電作用的破壞。 VC VC O/P ＞ D1 D2 PAD ESD Circuit

Burn-In • 為預防產品出售後，因可靠性的問題造成客戶對廠商有不良的印象，因此產品出貨前都 • 先會作”預燒（Burn-In）”以減少暇疵品。 • 預燒的方法與觀念都是利用惡劣的環境以"加速零件老化” ，常可見的是利用高電壓高電 • 流或高溫的操作環境將可能的早夭期（Infant mortality）的零件剃除掉！預估剃除的產品 Main population Freak population Infant mortality

Failure Rate • The failure probability density function(PDF) is ：累積故障分布函數 =    可靠度 CDF PDF Failure rate ：l (t)  可靠度分布為指數分布函數

MTTF 產品的平均生命週期： Mean Time To Fail = 從上一頁得到 f(t)=lR(t)=le-lt

FIT 1 1 FIT(Failure In Time)= 109(元件)(小時) 例：假設有20個EM測試的樣品，經過1000小時的測試，有8個壞掉，也就是有40%的樣品有問題，請問失敗率(failure rate)有多少？

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