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数字电子钟的设计 —— 秒钟／分钟计时电路的设计

数字电子钟的设计 —— 秒钟／分钟计时电路的设计. 汇报人：０８黄锐 组员： ０６郭志科 　　　０７林杰峰 　　　０９吴焕英 　　　１１余菊英. 数字电子钟结构框图 　 数字电子钟电路是一个典型的数字电路系统，其由直流稳压电源，秒脉冲发生器，时、分、秒计数器以及校时和显示电路组成。结构图框图如图 1 所示。. 图１　数字电子钟结构图. 在数字电子钟电路中，有两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连后完成秒、分计时，由２４／１２进制同步递增计数器实现小时计数。. 图 2 数字电子钟.

julio
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数字电子钟的设计 —— 秒钟／分钟计时电路的设计

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Presentation Transcript

  1. 数字电子钟的设计——秒钟／分钟计时电路的设计数字电子钟的设计——秒钟／分钟计时电路的设计 汇报人：０８黄锐 组员： ０６郭志科 　　　０７林杰峰 　　　０９吴焕英 　　　１１余菊英

  2. 数字电子钟结构框图 　 数字电子钟电路是一个典型的数字电路系统，其由直流稳压电源，秒脉冲发生器，时、分、秒计数器以及校时和显示电路组成。结构图框图如图1所示。 图１　数字电子钟结构图

  3. 在数字电子钟电路中，有两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连后完成秒、分计时，由２４／１２进制同步递增计数器实现小时计数。在数字电子钟电路中，有两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连后完成秒、分计时，由２４／１２进制同步递增计数器实现小时计数。 图2 数字电子钟

  4. 74LS160的管脚如图3所示，其中CLR是异步清零端，LOAD是预置端，A、B、C、D是预置数据输入端，ENP和ENT是计数使能端，RCO是进位输出端，CLK为时钟控制端。其功能与7416174LS160的管脚如图3所示，其中CLR是异步清零端，LOAD是预置端，A、B、C、D是预置数据输入端，ENP和ENT是计数使能端，RCO是进位输出端，CLK为时钟控制端。其功能与74161 　基本相同。 图3 74160的逻辑电路引脚图

  5. 秒钟/分钟计时电路的设计利用集成电路十进制递增计数器（74160）和带译码器的七段显示器数码管组成的数字钟电路。计数器74160的功能真值表如下图所示。秒钟/分钟计时电路的设计利用集成电路十进制递增计数器（74160）和带译码器的七段显示器数码管组成的数字钟电路。计数器74160的功能真值表如下图所示。

  6. 将个位计数器的RCO端和十位计数器的QC、QA端经过与与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。将个位计数器的RCO端和十位计数器的QC、QA端经过与与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。 个位与十位计数器的进位之间采用同步级连复位方式，将个位计数器的时位输出控制端（RCO）接至十位计数器的计数容许端（ENT），完成个位对十位计数器的进位控制。

  7. 当计数器计数状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。因为秒钟与分钟计数均由六十进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，如图当计数器计数状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。因为秒钟与分钟计数均由六十进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，如图

  8. 总结 十位计数器（C2）选择QC与QB做成反馈端，经与非六（NEND）输出控制清零端（CLR’），接成六进制计数形式。个位与十位计数器的进位之间采用同步级连复位方式，将个位计数器的时位输出控制端（RCO）接至十位计数器的计数容许端（ENT），完成个位对十位计数器的进位控制。将个位计数器的RCO端和十位计数器的QC、QA端经过与六AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号。如果 再添加24/12进制的计时子电路就能形成一个完整的数字电子钟。如下图。

  9. 谢谢大家

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