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EDA 技术 实用教程

EDA 技术 实用教程. 第5章. VHDL 设计初步. 原理图输入与 VHDL 文本输入设计的区别 Graphic is what you draw is what you get “ tell me what hardware you want and I will give it to you” VHDL is what you write is what functional you get

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Presentation Transcript

  1. EDA技术实用教程 第5章 VHDL设计初步

  2. 原理图输入与VHDL文本输入设计的区别 • Graphic is what you draw is what you get • “ tell me what hardware you want and I will give it to you” • VHDL is what you write is what functional you get • “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job” • but the designer can not control how the circuit implement

  3. 是什么是VHDL？ Very high speed integrated Hardware Description Language (VHDL) • 是IEEE、工业标准硬件描述语言 • 用语言的方式而非图形等方式描述硬件电路 • 容易修改 • 容易保存 • 特别适合于设计的电路有： • 复杂组合逻辑电路，如： • 译码器、编码器、加减法器、多路选择器、地址译码器…... • 状态机 • 等等……..

  4. VHDL的功能和标准 • VHDL 描述 • 输入端口 • 输出端口 • 电路的行为和功能 • VHDL有过两个标准： • IEEE Std 1076-1987 (called VHDL 1987) • IEEE Std 1076-1993 (called VHDL 1993)

  5. VHDL Synthesis vs. other HDLs Synthesis • VHDL: “tell me how your circuit should behave and I will give you hardware that does the job” • ABEL, PALASM, AHDL: • “tell me what hardware you want and I will give it to you”

  6. Why using VHDL instead of Graphic • Easy to Modify • It is more powerful than Graphic • VHDL is a portable language because • is device independent • the same code can be applied to Device manufactured by Company A or Company B

  7. 基本结构包括：  库（Library）、程序包（Package）  实体（Entity）  结构体（Architecture）  配置（Configuration） VHDL程序基本结构

  8. 库、程序包 实体（Entity） 结构体 （Architecture） 进程 或其它并行结构 配置（Configuration）

  9. 5.1 多路选择器VHDL描述 5.1.1 2选1多路选择器的VHDL描述 【例5-1】 ENTITYmux21aIS PORT( a, b : IN BIT ; s : IN BIT; y :OUT BIT ) ; END ENTITYmux21a ; ARCHITECTUREone OFmux21aIS BEGIN y <= aWHEN s = '0'ELSE b ; END ARCHITECTUREone ; 实体 图5-1 mux21a实体 结构体 图5-2 mux21a结构体 任何一个程序黄色部分不能少

  10. 5.1.1 2选1多路选择器的VHDL描述 【例5-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 【例5-3】 . . . ARCHITECTURE one OF mux21a IS BEGIN y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;

  11. 5.1.1 2选1多路选择器的VHDL描述 【例5-4】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ;

  12. 5.1.1 2选1多路选择器的VHDL描述 图5-3 mux21a功能时序波形

  13. 5.1.2 VHDL相关语句说明 1. 实体表达 【例5-5】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或： 【例5-6】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END e_name;

  14. 5.1.2 VHDL相关语句说明 2. 实体名 3. PORT语句和端口信号名 4. 端口模式 INOUT BUFFER OUT IN 5. 数据类型BIT

  15. 5.1.2 VHDL相关语句说明 6. 结构体表达 【例5-7】 ARCHITECTURE arch_name OF e_name IS (说明语句) BEGIN (功能描述语句) END ARCHITECTURE arch_name ； 或： 【例5-8】 ARCHITECTURE arch_name OF e_name IS (说明语句) BEGIN (功能描述语句) END arch_name ； 7. 信号传输(赋值)符号和数据比较符号

  16. 5.1.2 VHDL相关语句说明 8. 逻辑操作符AND、OR、NOT 9. IF_THEN条件语句 10. WHEN_ELSE条件信号赋值语句 赋值目标 <= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE ... 表达式 ； 11. PROCESS进程语句和顺序语句 12. 文件取名和存盘

  17. 5.1.3 VHDL设计的基本概念和语句小节 实体 结构体 端口定义 端口模式 数据类型 信号赋值符 条件比较符  延时 逻辑操作符 IF条件语句 并行条件语句 进程语句 顺序语句 并行语句 文件取名 文件存盘

  18. 5.2 寄存器描述及其VHDL语言现象 5.2.1 D触发器的VHDL描述 【例5-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; Q <= Q1 ; --将内部的暂存数据向端口输出 END PROCESS ; END bhv; D触发器

  19. 比较用5种不同语句的D触发器VHDL程序 Entity test1 is port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if clk='1' AND clk’last_value='0' then q1 <= d; end if; q <= q1 ; end process; end test1_body; LIBRARY IEEE; USE IEEE.std_logic_1164.all; Entity test1 is port (clk, d : in bit; q : out bit); end test1; architecture body of test1 is begin process (clk,d) begin if rising_edge(clk) then q <= d; end if; end process; end test1_body; Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk) begin if (clk = ‘1’) then q1 <= d; end if; q <= q1 ; end process; end body; Entity test1 is port (clk : in bit; d : in bit; q : out bit); end test1; architecture body of test1 is signal q1 : bit ; begin process (clk，d) begin if (clk = ‘1’) then q1 <= d; end if; q <= q1 ; end process; end body; They are all the same DFF

  20. How Many Registers? • ENTITY reg1 IS • PORT ( d : in BIT; • clk : in BIT; • q : out BIT); • END reg1; • ARCHITECTURE reg1 OF reg1 IS • SIGNAL a, b : BIT; • BEGIN • PROCESS (clk) • BEGIN • IF clk='1' AND clk’event THEN • a <= d; • b <= a; • q <= b; • END IF; • END PROCESS; • END reg1;

  21. How Many Registers? • ENTITY reg1 IS • PORT ( d : in BIT; • clk : in BIT; • q : out BIT); • END reg1; • ARCHITECTURE reg1 OF reg1 IS • BEGIN • PROCESS (clk) • VARIABLE a, b : BIT; • BEGIN • IF clk='1' AND clk’event THEN • a := d; • b := a; • q <= b; • END IF; • END PROCESS; • END reg1;

  22. A 0 1 0 0 1 B 1 1 0 用VHDL设计4位计数器 取整数数据类型，为什么？ 整数取值范围 端口信号模式取 BUFFER，为什么？ 注意整数和位的不同表达方式！

  23. 修改后的程序 运算符加载 注意，信号 端口模式和 数据类型的 改变！ 注意，引 进内部信 号矢量！

  24. 综合后的计数器电路RTL图 组合电路加1器 4位锁存器 输出反馈 锁存信号

  25. 用VHDL设计7段16进制译码器 用CASE语句完成真值表的功能 向7段数码 管输出信号， 最高位控制 小数点

  26. 注意，此语句必须加入 4位加法 计数器 7段译码器 信号输出 8位总线输出

  27. 数据对象信号Signal 和变量 Variable • Signal Assignment • receive the assign value after a period of time • Variable Assignment • happens immediately when the statement is executed, no delay

  28. Signals vs. Variables SIGNALS VARIABLES Represent Circuit Represent local storage Interconnect Global Scope (anywhere) Local Scope (inside process) Updated at end of PROCESS Updated Immediately (new value not available) (new value available) UTILITY: SCOPE: BEHAVIOR:

  29. Why ???? 例1 case muxval is when 0 => q <= i0; when 1 => q <= i1; when 2 => q <= i2; when 3 => q <= i3; when others => null; end case; end process; END body_mux4; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS signal muxval : integer; BEGIN process(i0,i1,i2,i3,a,b) begin muxval <= 0; if (a = '1') then muxval <= muxval + 1; end if; if (b = '1') then muxval <= muxval + 2; end if;

  30. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 0 to 3; begin muxval := 0; if (a = '1') then muxval := muxval + 1; end if; if (b = '1') then muxval := muxval + 2; end if; case muxval is when 0 => q <= i0; when 1 => q <= i1; when 2 => q <= i2; when 3 => q <= i3; when others => null; end case; end process; END body_mux4;

  31. 用一位全加器设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder I BEGIN so <= (a OR b)AND(a NAND b); co <= NOT( a NAND b); END ARCHITECTURE fh1; 1位二进制半加器

  32. 1位二进制全加器 外部端口 内部端口 端口连线

  33. 5.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义：TYPE BIT IS('0','1'); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态； ‘W’表示弱未知的； ‘L’表示弱逻辑0； ‘H’表示弱逻辑1； ‘-’表示忽略。

  34. 5.2.2 D触发器VHDL描述的语言现象说明 2. 设计库和标准程序包 使用库和程序包的一般定义表式是： LIBRARY <设计库名>; USE < 设计库名>.<程序包名>.ALL ; 3. SIGNAL信号定义和数据对象 【例5-10】 ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ; END ;

  35. 5.2.2 D触发器VHDL描述的语言现象说明 4. 上升沿检测表式和信号属性函数EVENT 关键词EVENT是信号属性，VHDL通过以下表式来测定某信号的跳变边沿： <信号名>'EVENT

  36. 5.2.2 D触发器VHDL描述的语言现象说明 5. 不完整条件语句与时序电路 【例5-11】 ENTITY COMP_BAD IS PORT( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 > b1 THEN q1 <= '1' ; ELSIF a1 < b1 THEN q1 <= '0' ;-- 未提及当a1=b1时，q1作何操作 END IF; END PROCESS ; END ;

  37. 5. 不完整条件语句与时序电路 图5-5 例5-11的电路图

  38. 5. 不完整条件语句与时序电路 【例5-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; END PROCESS ; END 图5-6 例5-12的电路图

  39. 5.2.3 实现时序电路的VHDL不同表达方式 【例5-13】 ... PROCESS (CLK) BEGIN IF CLK'EVENT AND (CLK='1') AND (CLK'LAST_VALUE='0') THEN Q <= D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例5-14】 ... PROCESS (CLK) BEGIN IF CLK='1' AND CLK'LAST_VALUE='0' --同例5-13 THEN Q <= D ; END IF; END PROCESS ;

  40. 5.2.3 实现时序电路的VHDL不同表达方式 【例5-15】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) -- CLK的数据类型必须是STD_LOGIC THEN Q1 <= D ; END IF; Q <= Q1 ; END PROCESS ; END ;

  41. 5.2.3 实现时序电路的VHDL不同表达方式 【例5-16】 ... PROCESS BEGIN wait until CLK = '1' ; --利用wait语句 Q <= D ; END PROCESS; 【例5-17】... PROCESS (CLK) BEGIN IF CLK = '1' THEN Q <= D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例5-18】... PROCESS (CLK，D) BEGIN IF CLK = '1' --电平触发型寄存器 THEN Q <= D ; END IF; END PROCESS ;

  42. 5.2.3 实现时序电路的VHDL不同表达方式 图5-7 边沿型触发器时序波形 图5-8 电平触发型寄存器的时序波形

  43. 5.2.4 异步时序电路设计 【例5-19】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN Q1 <= NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) BEGIN IF Q1'EVENT AND Q1='1' THEN Q2 <= D; END IF; QQ <= Q2 ; END PROCESS ; 图5-9 例5-19综合的电路

  44. 5.2.5 VHDL设计基本概念和语言现象小节 VHDL库 程序包 数据类型 数据对象 信号属性 时钟检测 时序电路 异步时序

  45. 5.3 1位二进制全加器的VHDL设计 图5-10半加器h_adder电路图 图5-11 全加器f_adder电路图

  46. 5.3.1 半加器描述和CASE语句 表5-1 半加器h_adder逻辑功能真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 1. CASE语句 CASE语句的一般表式是： CASE <表达式> IS When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ； ... END CASE ；

  47. 5.3.1 半加器描述和CASE语句 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) 3. 并置操作符  以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1''0'd(1)'1' ; -- 元素与元素并置，并置后的数组长度为4 ... IF a  d = "101011" THEN ... –- 在IF条件句中可以使用并置符

  48. 5.3.1 半加器描述和CASE语句 【例5-20】 LIBRARY IEEE ;--或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c <= a OR b ; END ARCHITECTURE fu1; 【例5-21】 LIBRARY IEEE; --半加器描述(1) USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder; ARCHITECTURE fh1 OF adder is BEGIN so <= NOT(a XOR (NOT b)) ; co <= a AND b ; END ARCHITECTURE fh1;

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