Оптимизация синтеза цепей распространения синхросигнала

1. Оптимизация синтеза цепей распространения синхросигнала А.О. Власов, Б.Е. Евлампиев ФГБУН Научный исследовательский институт системных исследований РАН, Москва Москва 2014

2. Содержание • Введение • Заказная структура ГДС • САПР оптимизация ЦС • CPU 65нм (КОМДИВ). Маршрут реализации ЦС • Методики оптимизации ЦС • Синтез ЦС на MVthэлементах • Иерархический синтез ЦС • Совместное применение методик • Заключение

3. Введение • Качество реализации цепейсинхронизации (ЦС) определяет быстродействие СБИС • 65нм: влияние ~27% общей задержки[1] • Распространенные методы решения данной проблемы: • Сбалансированная структура глобального дерева синхронизации (ГДС) • Специальные опции САПР • CCD(Synopsys) • CCOPT(Cadence) [1] Paul Cunningham and Steev Wilcox Clock-Concurrent Optimization // Cadence Design Systems, Inc. January 2012.

4. Заказная структура ГДС • Варианты сбалансированной структуры ГДС • Затраты: • Настройка САПР под новый маршрут • Создание и внедрение цепей и элементов • Поддержка со стороны RTL

5. САПР оптимизация ЦС • Опции САПР CCD (Synopsys) и CCOPT (Cadence) • Построение системы синхронизации • Одновременная оптимизация setupи hold • Полное покрытие CTS и postCTSфазы проектирования • Затраты: • Вычислительные мощности и время • Дополнительная лицензия

6. CPU 65нм (КОМДИВ). Маршрут реализации ЦС • Проектирование системы синхронизации CPU (КОМДИВ 65нм) • Стандартный маршрут • САПР Encounter (Cadence) без CCOPT опций

7. Методики оптимизации ЦС • Контекст применения методик • Необходимость улучшение маршрута • Отсутствие CCOPT функционала • Внесенные изменения связаны только с маршрутом • Оптимизация стандартного маршрута реализации ЦС: • Элементы с разным значением параметра порогового напряжения (MVth) • Иерархический синтез • Совместное применение

8. Синтез ЦС на MVth элементах • Функционально идентичные комплекты ячеек: • HVT – реализация ЦС в стандартном маршруте • LVT – примененная оптимизация • Относительное изменение параметров CPU: • Результаты: • Сокращение периода • Сокращение запаса попараметру hold

9. Анализ методики • Достоинства • Минимальные затраты по внедрению • Увеличение быстродействия • Недостатки • Снижение запаса надежности (hold) • Исправление нарушений по hold может ухудшить параметры проекта • Рекомендации по применению • Анализ компромисса надежность/частота • Высокочастотные ЦС – LVT элементы • Низкочастотные ЦС – HVT элементы

10. Иерархический синтез ЦС1/3 • ЦС CPU: рабочий и тестовый режим • Схема переключения синхросигналов • Этапы построения «деревьев» синхронизации

11. Иерархический синтез ЦС 2/3 • Схема создания точек входа синхросигнала в блоки • Этапы иерархического синтеза ЦС: • Локальный в блоках от точек входа • Глобальный с учетом задержек реализованных локальных ЦС • Реализация ЦС тестового режима

12. Иерархический синтез ЦС3/3 • Результаты применения стандартного и иерархического маршрута • Нормировка на соответствующие величины в типичных условиях стандартного маршрута • Результаты: • Увеличение частоты • Увеличение надежности

13. Совместное применение методик • Стандартный Маршрут, HVT элементы (СМ). • Стандартный Маршрут, LVT элементы. • Иерархический Маршрут, HVT элементы (ИМ). • Иерархический Маршрут, LVT элементы. • Результаты нормированы на значения соответствующих параметров СМ, HVT

14. Анализ результата • ИМ увеличивает быстродействие и надежность • Совместное применение методик дает дополнительное увеличение быстродействия, но надежность падает • Обе методики и их совместное применение улучшают трассируемость проекта

15. Заключение • Рассмотренные методы • Эффективны для увеличения быстродействия • Не требуют дополнительного функционала САПР • Не требуют поддержки со стороны RTL и разработки заказных элементов • Рекомендации по применению • Критичные по частоте блоки • Снижение DRC нарушений • Снижение skewЦС • Обязателен контроль параметра hold