Download
slide1 n.
Skip this Video
Loading SlideShow in 5 Seconds..
第7章 时序逻辑设计原理 PowerPoint Presentation
Download Presentation
第7章 时序逻辑设计原理

第7章 时序逻辑设计原理

185 Vues Download Presentation
Télécharger la présentation

第7章 时序逻辑设计原理

- - - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

  1. 数字逻辑设计及应用 第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 制作:金燕华

  2. 基本概念 逻辑电路分为两大类: • 组合逻辑电路(combinational logic circuit) • 时序逻辑电路(sequential logic circuit) 任何时刻的输出仅取决与当时的输入 电路特点:无反馈回路、无记忆元件 任一时刻的输出不仅取决与当时的输入, 还取决于过去的输入序列 电路特点:有反馈回路、有记忆元件 制作:金燕华

  3. X0 Y0 X1 Y1 Xn Yn C1 C2 串 行 加 法 器 X Y CI CO S X Y CI CO S X Y CI CO S 0 C S0 S1 Sn X0 Y0 X2 Y2 X1 Y1 X Y CI CO S C1 C2 C2 C3 C0 C1 反馈 S0 S1 S2 思考:能否只用一片1位 全加器进行串行加法?? 利用反馈和时钟控制 制作:金燕华

  4. X0 Y0 X1 Y1 Xn Yn C1 C1 串 行 加 法 器 X Y CI CO S X Y CI CO S X Y CI CO S 0 C S0 S1 Sn Xi Yi 时钟控制 X Y CI CO S Ci Ci+1 暂存 Si 利用反馈和时钟控制 需要具有记忆功能的逻辑单元,能够暂存运算结果。 制作:金燕华

  5. Q Q_L Q Q_L 7.1 双稳态元件 1 0 0 1 1 0 0 1 电路有两种稳定状态:Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) —— 双稳电路(bistable) 只要一接电源,电路就随机出现两种状态 中的一种,并永久地保持这一状态。 制作:金燕华

  6. 稳态 stable Vin1 Vout1 Vout1 Q = Vin2 亚稳态 metastable Q_L Vin2 Vout2 Vin1 Vin2 Vout2 = Vout2 Vout2 Vin2 制作:金燕华

  7. Q Q_L 稳态 稳态 亚稳态特性 随机噪声会驱动工作于亚稳态点的电路转移到一个稳态的工作点上去 从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲(足够的驱动) 亚稳态 所有的时序电路对亚稳态都是敏感的 制作:金燕华

  8. 7.2 锁存器与触发器 —— 是大多数时序电路的基本构件 • 锁存器(Latch) • 根据输入,直接改变其输出(无使能端) • 有使能端时,在时钟信号的有效电平之内都可根据数据直接改变其输出状态 • 触发器(Flip-Flop,F/F) • 只在时钟信号的有效边沿改变其输出状态 制作:金燕华

  9. 7.2 锁存器与触发器 • S-R锁存器 • 具有使能端的S-R锁存器 • D锁存器 • 边沿触发式D触发器 • 具有使能端的边沿触发式D触发器 • 扫描触发器 • 主从式触发器(S-R、J-K) • 边沿触发式J-K触发器 • T触发器 制作:金燕华

  10. 0 R Q QL S 0 Q 或非门  非门 QL S-R锁存器 工作原理: (1)S = R = 0 电路维持原态 Qn+1 = Qn QLn+1 = QLn 新 态 原 态 制作:金燕华

  11. 1 1 R Q 1 0 (a) 1 0 QL S 0 0 0 R Q 1 (b) 0 QL S 0 S-R锁存器 Reset 工作原理: 0 (2)S = 0, R = 1 锁存器清0:Qn+1=0 QLn+1=1 即使S,R无效(=0) 锁存器仍能锁定0态 1 a. 原态:Qn=0,QLn=1 新态:Qn+1=0,QLn+1=1 b. 原态:Qn=1,QLn=0 新态:Qn+1=0,QLn+1=1 1 制作:金燕华

  12. 0 0 R Q 0 1 (a) 0 1 QL S 1 1 0 R Q 0 (b) 1 QL S 0 S-R锁存器 Set 工作原理: 1 (3)S = 1, R = 0 锁存器置1:Qn+1=1 QLn+1=0 即使S,R无效(=0) 锁存器仍能锁定1态 0 a. 原态:Qn=1,QLn=0 1 新态:Qn+1=1,QLn+1=0 b. 原态:Qn=0,QLn=1 新态:Qn+1=1,QLn+1=0 制作:金燕华

  13. 1 R 0 Q “禁止” QL S 0 1 0 Q QN 0 S-R锁存器 工作原理: (3)S = R = 1 Qn+1 = QLn+1 = 0 当S,R无效(=0)时, 亚稳态,对噪声敏感 状态不确定 制作:金燕华

  14. 状态转移真值表 reset R Q S R Qn 清0 Qn+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 0* 0* 置1 QL set S 功 能 表 S R Q QL 逻辑符号 逻辑符号 0 0 0 1 1 0 1 1 维持原态 0 1 1 0 0* 0* S Q R QL S Q R Q S-R锁存器的功能描述 制作:金燕华

  15. 状态转移真值表 Qn+1 SR S R Qn 00 01 11 10 Qn+1 Qn 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 0 1 0 0 1 1 0* 0* 0 0  1 1 0  1 特征 方程 S=1,R=0 S=X R=0 S=0 R=X 0 1 S=0,R=1 S-R锁存器的功能描述 Qn+1 = S + R’·Qn S·R = 0 约束条件 状态图 制作:金燕华

  16. S S R Q QL R 0 0 0 1 1 0 1 1 维持原态 0 1 1 0 0* 0* Q QL S R Q tpLH(SQ) tpLH(SQ) tpw(min) 最小脉冲宽度 传播延迟 制作:金燕华

  17. 锁存器进入亚稳态 S-R锁存器的动作特点 • 输入信号在全部有效电平内,都能直接改变锁存器的状态(直接置位-复位触发器) • 输入端需遵守约束条件 • 抗干扰能力最低 • 当S=R=1,然后同时取消时 • S和R端输入信号脉冲宽度过小 • S和R端输入信号同时取反 制作:金燕华

  18. S-R锁存器功能表 S_L S Q S_L R_L Q QL 1 1 1 0 0 1 0 0 维持原态 0 1 1 0 1* 1* QL R_L R 逻辑符号 S Q R Q S-R锁存器(latch) 清0 置1 不定 电路维持原态 S_L = R_L = 1 S_L = 1, R_L = 0 Q = 0, QL = 1 S_L = 0, R_L = 1 Q = 1, QL = 0 S_L = R_L = 0 Q=QL=1,不定状态 制作:金燕华

  19. S_L S 功能表 Q C S R Q QL C 维持原态 维持原态 0 1 1 0 1* 1* 0 X X 1 0 0 1 0 1 1 1 0 1 1 1 QL R R_L 逻 辑 符 号 S C R Q Q 具有使能端的S-R锁存器 —— 又称“时钟S-R锁存器” (1). C = 0时: 维持原态 (2). C = 1时: 与S-R锁存器相似 注意:当S=R=1时,若C由10, 则下一状态不可预测。 制作:金燕华

  20. C S R Q QL 0 X X 1 0 0 1 0 1 1 1 0 1 1 1 维持原态 维持原态 0 1 1 0 1* 1* C S R Q 时钟S-R锁存器时序图 动作特点:输入信号在时钟(使能端)有效期间,都能直接改变触发器的状态。 制作:金燕华

  21. S D Q C QL D锁存器功能表 R C D Q QL 1 0 0 1 1 1 1 0 0 X 保持 逻辑符号 D Q C Q Q = D D锁存器 数据 输入端 控制端 ENABLE CLK、G 输出状态保持不变 C = 0, 输出随输入状态而改变 C = 1, D = 1时,Q = 1 D = 0时,Q = 0 透明锁存器 制作:金燕华

  22. 状态转移真值表 D Qn+1 0 1 0 1 D=1 D=1 D=0 0 1 D=0 D锁存器的功能描述 特征方程:Qn+1 = D(C=1) 状态图 制作:金燕华

  23. C D Q tpLH(CQ) tpLH(DQ) tpHL(CQ) tsetup thold tpHL(DQ) 建立时间 setup time 保持时间 hold time D锁存器的时序图 在C的下降沿附近有一个时间窗 这段时间内D输入一定不能变化 制作:金燕华

  24. D Q C Q D Q C Q D Q C Q D Q C Q DIN[3:0] WR RD DOUT[3:0] 锁存器的应用 制作:金燕华

  25. Xi Yi Ci X Y CI S CO Si Ci+1 Xi Yi 时钟控制 X Y CI CO S Ci Ci+1 Q D Q C 暂存 Si 锁存器的应用 串行输入、串行输出 注意:时钟同步 CLK 再谈串行输入 加法器的实现 制作:金燕华

  26. 《数字逻辑》期中考试安排 • 时间:11月6日 星期六 下午 14:30~16:30 • 地点: 1~70 人文 301 71~105 人文 225 106~120 人文 116 制作:金燕华

  27. 数字逻辑设计及应用 第7章 时序逻辑设计原理 锁存器和触发器 同步时序分析 同步时序设计 制作:金燕华

  28. Q 亚稳态 Q_L 稳态 稳态 内容回顾 • 时序逻辑电路 • 输出取决于输入和过去状态 • 电路特点:有反馈回路、有记忆元件 • 双稳态元件 注意:亚稳态特性 0态 和 1态 制作:金燕华

  29. R Q QL S Q Q_L 内容回顾 • 时序逻辑电路 • 输出取决于输入和过去状态 • 电路特点:有反馈回路、有记忆元件 • 双稳态元件 如何加入控制信号?? 0态 和 1态 制作:金燕华

  30. R D Q C S-R锁存器 QL S 有约束条件 S S_L Q C QL R R_L 内容回顾 • 锁存器与触发器 S-R锁存器 具有使能端的S-R锁存器 D锁存器 制作:金燕华

  31. C EN_L TG QL D A B TG EN TG Q CMOS传输门 利用COMS传输门的D锁存器 制作:金燕华

  32. C TG1 QL D Q_L TG2 Q Q 利用COMS传输门的D锁存器 C = 0 TG1 断开 TG2 连通 保持原态 制作:金燕华

  33. C TG1 QL D TG2 功能表 C D Q QL 1 0 0 1 1 1 1 0 0 X 保持 Q 利用COMS传输门的D锁存器 C = 1 TG1 连通 TG2 断开 QL = D’ Q = D 制作:金燕华

  34. D Q C Q D Q C Q D Q C Q D Q C Q DIN[3:0] WR RD DOUT[3:0] 锁存器的应用 制作:金燕华

  35. Xi Yi Ci X Y CI S CO Si Ci+1 Xi Yi 时钟控制 X Y CI CO S Ci Ci+1 Q D Q C 暂存 Si 锁存器的应用 串行输入、串行输出 注意:时钟同步 CLK 再谈串行输入 加法器的实现 制作:金燕华

  36. CLK 触发器 正边沿 上升沿 负边沿 下降沿 只在时钟信号的边沿改变其输出状态 制作:金燕华

  37. 触发器 • 从功能上分 • D触发器、S-R触发器、J-K触发器、T触发器 • 从结构上分 • 主从结构触发器、边沿触发器 • 其他类型触发器 • 带使能端的触发器、扫描触发器 • 施密特触发器、单稳态触发器 制作:金燕华

  38. 主 master 从 slave Qm D D Q C Q D Q C Q Q QL CLK D触发器 —— 主从结构 CLK=0时, 主锁存器工作,接收输入信号 Qm = D 从锁存器不工作,输出 Q 保持不变 主锁存器不工作,Qm 保持不变 从锁存器工作,将 Qm 传送到输出端 CLK=1时, 制作:金燕华

  39. Qm D D Q C Q D Q C Q Q QL CLK CLK D Qm Q 制作:金燕华

  40. 逻辑符号 D CLK Q QL 功 能 表 D Q CLK Q 0 0 1 1 1 0 X 0 保持 X 0 保持 表示边沿触发特性 CLK D Q 制作:金燕华

  41. Q CLK CLK D D Q ——电平有效 D锁存器 D触发器 —— 边沿有效 制作:金燕华

  42. latch latch D D Q C Q D Q C Q Q D Q1 CLK CLK (图1) Q1 Q F / F F / F Q1 D Q CLK Q D Q CLK Q D Q (图1) CLK 触发器的应用 利用触发器作为移位寄存器(图1) 思考:能否将触发器改为锁存器(图2) 制作:金燕华

  43. tpLH(CQ) tpHL(CQ) tsetup 建立时间 thold 保持时间 D触发器的定时参数 • 传播延迟(CLKQ) • 建立时间(输入信号先于时钟到达的时间) • 保持时间(有效时钟沿后输入信号保持的时间) D CLK Q 制作:金燕华

  44. 主触发器 从触发器 利用CMOS传输门实现 —— 主从结构 回顾:利用COMS传输门的D锁存器 制作:金燕华

  45. PR_L D Q PR D Q CLK Q CLR QL CLR_L CLK 具有预置和清零端的正边沿D触发器 利用与非门传输门实现 —— 主从结构 PR(preset)、CLR(clear) 相当于: S(set) 、 R(reset) 通常用于初始化电路状态、测试等 制作:金燕华

  46. CLK PR_L CLR_L QL 具有预置和清零端的正边沿D触发器时序图 制作:金燕华

  47. 维持阻塞结构D触发器 制作:金燕华

  48. D D Q C Q D Q C Q Q D D Q C Q D Q C Q Q QL QN CLK CLK D Q CLK Q 正边沿触发 负边沿触发的D触发器 制作:金燕华

  49. 2选1 多路复用器 D EN D Q CLK Q Q QL D Q EN CLK Q CLK 逻辑符号 具有使能端的D触发器 EN有效(=1) 选择外部D输入 EN无效(=0) 选择触发器当前的输出 制作:金燕华

  50. 逻辑符号 D TE TI CLK D Q Q TE D Q CLK Q Q QL TI CLK 扫描触发器 功能表:P392图7-22(b) • TE = 0 正常操作 Q=D • TE = 1 进入测试模式 测试使能端  测试输入端  制作:金燕华