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Verilog

Verilog. Lenguaje de Descripción de Hardware. Gonzalo Saavedra Serra Cesar Muñoz Parraguez. Descripción por Módulos. Los módulos se pueden ver como cajas negras. Módulo. Módulo1. Módulo 4. Módulo 2. E1. S. E2. E1. S1. E2. S2. E3. S3. E4. Módulo 3. E3. E4. Describir un Módulo.

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Presentation Transcript

  1. Verilog Lenguaje de Descripción de Hardware. Gonzalo Saavedra Serra Cesar Muñoz Parraguez

  2. Descripción por Módulos • Los módulos se pueden ver como cajas negras. Módulo Módulo1 Módulo 4 Módulo 2 E1 S E2 E1 S1 E2 S2 E3 S3 E4 Módulo 3 E3 E4

  3. Describir un Módulo module Uno (E1, E2, E3, E4, S) input E1;input E2;input E3;input E4;output S;..endmodule module Dos (E, S) input [O:3] E;output S;..endmodule E1 E2 S E3 E4

  4. Funcionalidad del Módulo • La funcionalidad de cada módulo se puede describir de dos forma: BLOQUEANTE y NO BLOQUEANTE Bloqueante: orientado a eventos (p.e. sincronizado con el reloj). No Bloqueante: ejecución continua (circuito combinacional).

  5. Módulo Bloqueante always@(x or y or …) begin … end

  6. Módulo no Bloqueante assign f = a && b; assign f = c; assign f[3] = ~a[0] & b[1]; Para la asignación de circuitos combinacionales. Es conveniente usar este método de asignación cuando se requiere implementar circuitos combinacionales que no requieren sincronizar con el reloj.

  7. Tipos de entradas y salidas input : Entradas del módulo output : Salidas del módulo inout : Pueden cumplir la función de entrada y salida en un módulo Módulo input output inout

  8. Tipos de Variables • Son dos los principales tipos de variables: reg : Son de tipo registro y permiten almacenar un valor. wire : Es una red que permite la conexión de circuitos (un cable). Otras variables de interés son integer, float y arreglos y memorias.

  9. Loops y Condiciones (I)

  10. Loops y Condiciones (II)

  11. Ejemplo • ALU en Verilog module alu(A, B, C, Ctl, result); input [0:1] A, B, C, Ctl; output reg [0:3] result; always @(A or B or C or Ctl) Begin if (Ctl == 2'b00) result = A & B & C; else if (Ctl == 2'b01) result = A | B | C; else if (Ctl == 2'b10) result = A ^ B ^ C; else result = A + B + C; end endmodule

  12. Bibliografía • Manual de Verilog por Jorge Chávez. • Software Evita Verilog. • OVI Verilog HDL LRM.(Open Verilog International) • Página Web Sistemas Digitales.(http://www.elo.utfsm.cl/~lsb/elo211/elo211.html)

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