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集成电路 工艺 原理

仇志军 zjqiu@fudan.edu.cn 邯郸校区物理楼 435 室. 集成电路 工艺 原理. 大纲. 第一章 前言 第二章 晶体生长 第 三章 实验室净化及硅片清洗 第四章 光刻 第五章 热氧化 第六章 热扩散 第七章 离子注入 第八章 薄膜淀积 第九章 刻蚀 第十章 接触与互连 第十 一 章 后端工艺与集成 第十二章 未来趋势与挑战. MOS 隔离技术 栅结构及自对准技术 先进 CMOS 集成工艺.

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集成电路 工艺 原理

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Presentation Transcript

  1. 仇志军 zjqiu@fudan.edu.cn 邯郸校区物理楼435室 集成电路工艺原理

  2. 大纲 第一章 前言 第二章 晶体生长 第三章 实验室净化及硅片清洗 第四章 光刻 第五章 热氧化 第六章 热扩散 第七章 离子注入 第八章 薄膜淀积 第九章 刻蚀 第十章 接触与互连 第十一章 后端工艺与集成 第十二章 未来趋势与挑战

  3. MOS隔离技术 栅结构及自对准技术 先进CMOS集成工艺

  4. MOS IC的基本隔离技术 MOS晶体管是自隔离，MOS可有较高的密度，但邻近的器件会有寄生效应。 • 希望场区的VTF大，VTF要高于电源电压3－4 V，保证寄生MOS管的电流小于1 pA。 • 器件间距近或温度升高均会使VTF下降。T从25125 C，VTF下降2 V。

  5. MOS IC的基本隔离技术 增加场区VT的方法 • 场氧化层增厚，是栅氧化层的7－10倍 • 场氧化区下面增加掺杂浓度（Channel-stop implant，沟道阻断注入 ）

  6. 1、LOCOS局部氧化隔离技术 (40nm) (80nm)

  7. LOCOS工艺存在的问题 2）表面不平整 —不利于光刻和薄膜淀积 1）鸟嘴效果 —不利于集成度提高

  8. 改进的LOCOS工艺 — PBL（polybuffered LOCOS） 在LPCVD Si3N4前，先淀积一层多晶硅，让多晶硅消耗场氧化时横向扩散的O。鸟嘴可减小至0.1-0.2mm。

  9. PBL 有利于集成度的提高 减少Si3N4对硅衬底的应力

  10. 2、STI（Shallow Trench Insulation）— 浅沟槽隔离 LOCOS、PBL可用于技术节点0.35-0.5 mm；<0.35 mm必须使用STI 1）硅片清洗 2）垫底氧化 （20 nm）

  11. 3）LPCVD氮化硅 （100 nm） 4）隔离区光刻 5）浅沟槽刻蚀 （0.5 mm）

  12. 6）热生长氧化硅阻挡层 （20 nm） 7）场区沟道阻断注入 8）CVD 氧化硅充填沟槽

  13. 9）CMP平坦化 10）刻蚀氮化硅＋退火致密化CVD氧化硅

  14. 现代STI技术（CMOS） 1）减少了沟道阻断注入 USG（Un-doped Silicate Glass）：SiH4+O2+Ar→USG + volatiles 2）HDPCVD——退火致密化

  15. 3）CMP平坦化 4）回刻氮化硅和USG

  16. 多晶硅栅（互连） 栅结构及自对准技术 早期为SiO2－金属栅（Al栅），随着集成度的提高，需要降低VT 且Al不适合后期离子注入退火等高温 铝栅也不利于减小源-漏区的串联电阻 采用多晶硅栅后，VT可以下降1.2～1.4 V • 多晶硅栅的其它优势： • 可以通过掺杂改变MS。如p-poly可以使VT下降1.1 V，既工业界常用的双多晶栅dual-poly（n & p）工艺。 • 多晶栅自对准技术，可以进一步提高集成度。

  17. 1、多晶硅栅自对准技术

  18. LDD＋spacer多晶硅自对准技术 1）LDD注入 2）边墙形成

  19. SALICIDE 自对准硅化物工艺 使得接触面积最大化，以降低接触电阻， 同时使接触更加靠近晶体管的沟道 3）离子注入＋退火 自对准离子注入 TiSi2，CoSi2，NiSi

  20. 先进SOI CMOS集成工艺 SOI＋五层Cu互连结构

  21. & Wafer cleaning

  22. & Wafer cleaning

  23. Etch oxide & Si as alignment marks & alignment, exposure, PEB, development and inspection mask0

  24. Strip PR and Screen Oxide Wafer cleaning

  25. Pad thermal oxidation LPCVD Nitride

  26. PR coating and pre-baking mask1

  27. PEB, development & inspection Etch pad oxide and nitride

  28. Strip PR & etch Si

  29. Strip nitride & oxide Wafer cleaning

  30. PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection mask2

  31. PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection mask3

  32. Strip PR & sacrificial oxide Wafer cleaning

  33. PR coating and pre-baking, mask alignment & exposure, PEB, development and inspection a-Si etching mask4

  34. Strip PR, wafer cleaning, a-Si annealing and oxidation oxide

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