1 / 155

Nội dung môn học

Nội dung môn học. Giới thiệu chung về hệ vi xử lý Bộ vi xử lý Intel 8088/8086 Lập trình hợp ngữ cho 8086 Tổ chức vào ra dữ liệu Ngắt và xử lý ngắt Truy cập bộ nhớ trực tiếp DMA Các bộ vi xử lý trên thực tế. Chương 4: Tổ chức vào ra dữ liệu.

tave
Télécharger la présentation

Nội dung môn học

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Nội dung môn học • Giới thiệu chung về hệ vi xử lý • Bộ vi xử lý Intel 8088/8086 • Lập trình hợp ngữ cho 8086 • Tổ chức vào ra dữ liệu • Ngắt và xử lý ngắt • Truy cập bộ nhớ trực tiếp DMA • Các bộ vi xử lý trên thực tế

  2. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  3. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Các tín hiệu của 8086 • Phân kênh và việc đệm cho các bus • Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288 • Biểu đồ thời gian của các lệnh ghi/đọc • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  4. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Các tín hiệu của 8086 • Phân kênh và việc đệm cho các bus • Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288 • Biểu đồ thời gian của các lệnh ghi/đọc • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  5. Các chân tín hiệu của 8086 16 đường địa chỉ thấp/dữ liệu 8086 M/IO (S2) AD0-AD15 DT/R(S1) RD A16/S3 Tín hiệu điều khiển hệ thống WR (LOCK) A17/S4 4 đường bus C/ địa chỉ cao DEN (S0) A18/S5 SS0 A19/S6 READY BHE/S7 NMI INTR Tín hiệu điều khiển CPU HOLD(RQ/GT0) RESET HLDA(RQ/GT1) HLDA(RQ/GT1) MN/MX Tín hiệu điều khiển bus INTA(QS1) TEST CLK ALE(QS0) đồng hồ và nguồn Vcc GND GND

  6. Các chân tín hiệu của 8086 • AD0-AD15: • ALE =1: 16 chân địa chỉ cho bộ nhớ hoặc I/O • ALE=0: 16 đường dữ liệu • A19/S6-A16/S3 • 4 bit địa chỉ cao • 4 bit trạng thái: • S6 luôn bằng 1 • S5: trạng thái của IF • S4, S3: bit trạng thái về thanh ghi đoạn đang truy cập • READY: input pin, • 0 => vi xử lý vào trạng thái đợi • 1: has no effect • INTR: interrupt request • IF=1 và INTR=1=> cho phép ngắt • TEST • nếu =0, CPU ở trạng thái đợi và thực hiện lệnh NOP • =1, lệnh WAIT đợi đến khi TEST=0

  7. Các chân tín hiệu của 8086 • NMI (Non-maskable interrupt) • NMI=1 => thực hiện INT 2 • RESET • 1: khởi động lại hệ thống và thực hiện lệnh tại ô nhớ FFFF0H • MN/MX • 1: chế độ min • 0: chế độ max • BHE/S7: • 0: cho phép truy cập byte cao dữ liệu • Trạng thái S7 luôn bằng 1 • RD • 0: CPU đọc dữ liệu từ bộ nhớ hoặc thiết bị ngoại vi • Các chân ở chế độ min • M/IO • 1: truy cập bộ nhớ • 0: truy cập thiết bị ngoại vi I/O • WR • 0: dữ liệu hợp lệ tại bus dữ liệu để đưa ra bộ nhớ hoặc thiết bị ngoại vi

  8. Các chân tín hiệu của 8086 • Các chân ở chế độ min • INTA: interrupt acknowledge • 0: khi INTR=1 và IF=1 • ALE: address latch enable • DT/R: data transmit/receive • 1: bus dữ liệu đang truyền dữ liệu đi • 0: bus dữ liệu đang nhận dữ liệu • DEN: Data enable • 0: kích hoạt đệm dữ liệu ngoài • HOLD • 1: CPU tạm dừng hoạt động để nhường quyền điều khiển cho DMA, các bus được đặt ở trạng thái trở kháng cao • HLDA (Hold Acknowledge) • khi HOLD=1, HLDA=1

  9. Các chân tín hiệu của 8086 • Các chân ở chế độ Max • S2, S1, S0 • ghép nối với điều khiển bus 8288

  10. Các chân tín hiệu của 8086 • Các chân ở chế độ Max • RQ/GT0 và RQ/GT1: Request/Grant • Tín hiệu yêu cầu dùng bus của các bộ vi xử lý khác/chấp nhận treo bus của CPU • GT0 có mức ưu tiên cao hơn GT1 • LOCK • 0: cấm các bộ vi xử lý khác dùng bus • QS0 và QS1: • trạng thái của hàng đợi lệnh

  11. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Các tín hiệu của 8086 • Phân kênh và việc đệm cho các bus • Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288 • Biểu đồ thời gian của các lệnh ghi/đọc • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  12. Phân kênh và đệm cho các bus • Vì sao phải phân kênh và khuyếch đại đệm: • Các bus địa chỉ và dữ liệu dùng chung chân • Nâng cao khả năng tải của bus • Các vi mạch phân kênh và đệm: • 74LS373: phân kênh • 74LS245: đệm dữ liệu 2 chiều • 74LS244: đệm 3 trạng thái theo 1 chiều

  13. Phân kênh và đệm cho các bus M/IO M/IO RD RD ‘244 WR WR BHE/S7 BHE A19/S6 A19 74LS373 A16 A16/S3 G A15 A 8 A 7 8086 A 0 G G ALE 74LS373 74LS373 D15 AD15 ‘245 G DIR AD8 D8 AD7 D7 ‘245 G DIR DEN AD0 D0 DT/R

  14. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Các tín hiệu của 8086 • Phân kênh và việc đệm cho các bus • Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288 • Biểu đồ thời gian của các lệnh ghi/đọc • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  15. Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288

  16. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Các tín hiệu của 8086 • Phân kênh và việc đệm cho các bus • Mạch tạo xung nhịp 8284 và mạch điều khiển bus 8288 • Biểu đồ thời gian của các lệnh ghi/đọc • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  17. Biểu đồ thời gian

  18. Biểu đồ thời gian • Các ký hiệu trong biểu đồ thời gian: CS 1 Data 2 3

  19. Biểu đồ thời gian • Một chu kỳ ghi/đọc của CPU (chu kỳ bus): 4 chu kỳ xung nhịp T • 5 MHz: 4*200 ns=800 ns • T1: • CPU đưa ra địa chỉ của bộ nhớ hoặc I/O, DT/R, M/IO, ALE • T2: • CPU đưa ra RD hoặc WR, DEN và dữ liệu trên D0-D15 nếu là lệnh ghi • CPU đọc tín hiệu READY tại cuối chu kỳ của T2 để xử lý trong chu kỳ tiếp theo khi nó làm việc với bộ nhớ hay I/O chậm • T3: • Nếu READY=0 => T3 trở thành chu kỳ đợi: Tw=n*T • Tại cuối T3, CPU sẽ đọc dữ liệu nếu là lệnh đọc dữ liệu • T4: • Các tín hiệu trên bus được giải phóng • WR chuyển từ 0 lên 1 kích hoạt quá trình ghi của bộ nhớ

  20. Biểu đồ thời gian

  21. Biểu đồ thời gian

  22. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Ghép nối 8088 với bộ nhớ • Các loại bộ nhớ bán dẫn • Giải mã địa chỉ cho bộ nhớ • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  23. Chương 4: Tổ chức vào ra dữ liệu • Các tín hiệu của 8086 và các mạch phụ trợ 8284, 8288 • Ghép nối 8088 với bộ nhớ • Các loại bộ nhớ bán dẫn • Giải mã địa chỉ cho bộ nhớ • Ghép nối 8088 với bộ nhớ • Ghép nối 8086 với bộ nhớ • Ghép nối với thiết bị ngoại vi

  24. Các loại bộ nhớ bán dẫn • Bộ nhớ không bị mất dữ liệu (non-volatile) • ROM (Read Only Memory) • PROM (Programmable ROM) • EPROM (Electrically programmable ROM) • Flash • EEPROM (Electrically Erasable Programmable ROM) • FeRAM (Ferroelectric Random Access Memory) • MRAM (Magnetoelectronic Random Access Memory) • Bộ nhớ bị mất dữ liệu (volatile) • SRAM (Static RAM) • SBSRAM (Synchronous Burst RAM) • DRAM (Dynamic RAM) • FPDRAM (Fast Page mode Dynamic RAM) • EDO DRAM (Extended Data Out Dynamic RAM) • SDRAM (Synchronous Dynamic RAM) • DDR-SDRAM (Double Data Rate SDRAM) • RDRAM (Rambus Dynamic RAM)

  25. Các loại bộ nhớ bán dẫn A0 D0 D1 Tín hiệu địa chỉ A1 Dữ liệu D2 A2 Am Dn WR WE CS OE WR: write WE: Write enable OE: Output enable CS: Chip Select RD: read chọn chip RD

  26. EPROM Isolator Floating Gate Gate Source Drain n+ n+ p

  27. EPROM Many free electrons Many free electrons D=Vss G=Vss S=Vss No charges on floating gate Infinite number of free electrons Vss Vss Vss n+ n+ p Hardly any free electrons: no conducting path between Source and Drain

  28. EPROM D=Vss G=Vcc S=Vss No charges on floating gate Vcc Vss Vss n+ n+ p Many free electrons attracted by positive gate voltage: conducting channel between Source and Drain

  29. EPROM D=Vss G=Vcc S=Vss Many electrons trapped on floating gate Vcc Vss Vss n+ n+ p No free electrons: positive gate voltage is shielded by negative floating gate: no conducting channel between Source and Drain

  30. EPROM: reading Vcc Vcc Vcc Vcc 2 MSB 2-to-4 Decoder 2 LSB 2-to-4 Mux Data Address 4

  31. EPROM: reading Read(0x6) Vcc Vcc Vcc Vcc 0110 01 2-to-4 Decoder 4 10 2-to-4 Mux 0

  32. EPROM: reading Read(0x8) Vcc Vcc Vcc Vcc 1000 10 2-to-4 Decoder 4 00 2-to-4 Mux 1

  33. EPROM: erasing UV light Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Address Address 2 MSB 2 MSB 2-to-4 Decoder 2-to-4 Decoder 4 4 2 LSB 2 LSB 2-to-4 Mux 2-to-4 Mux Data Data

  34. EPROM: writing Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc 0010 Address 0010 00 2 MSB 2-to-4 Decoder 2-to-4 Decoder 00 2-to-4 Decoder 4 4 4 10 2 LSB 2-to-4 Mux 10 2-to-4 Mux 2-to-4 Mux Data Data Data Write 1 at 0x2 12V

  35. EPROM • Ghi vào EPROM • Dùng mạch nạp với điện áp 12 V • 1 ms một bit • Xoá EPROM • 20 phút dưới tia tử ngoại • Số lần ghi 3 lần • Đọc EPROM • 100 ns • EPROM họ 27xxx • 2708 (1K*8), 2716 (2K*8), 2732 (4K*8), 2764 (8K*8) • 27128 (16K*8), 27256 (32K*8), 27512 (64K*8)

  36. EPROM • Ví dụ: 2716 EPROM Address CE Output 120 100 450

  37. So sánh các loại ROM

  38. SRAM 0110 0110 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 01 2-to-4 Decoder 1bit cell 1bit cell 1bit cell 1bit cell 01 2-to-4 Decoder 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 4 1bit cell 1bit cell 1bit cell 1bit cell 4 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 10 2-to-4 Mux 10 2-to-4 Mux One row of cells is read out at once MUX selects one out of these cells

  39. SRAM bit cell Acts as a resistor Bit line inverse Bit line Word Vcc

  40. SRAM bit cell Vcc Vcc Vcc R R R 5V 5V 0V Vcc R Current 5V Storage Bit line inverse Bit line Word Assumption Stable situation; stores a ‘1’ Dissipates continuously

  41. SRAM bit cell Vcc Vcc R R 0V 5V 5V Vcc Vcc R R 5V Current Storage Bit line inverse Bit line Word Assumption Stable situation; stores a ‘0’ Dissipates continuously

  42. SRAM bit cell Vcc Vcc R Vcc R 5V 0V R 5V 0V 5V 0V Current Current Current 1 0 Reading of a ‘1’ Bit line inverse Bit line Word

  43. SRAM bit cell Vcc Vcc R Vcc R 0V 5V R 0V 5V 0V 5V Current Current Current 0 1 Reading of a ‘0’ Bit line inverse Bit line Word

  44. Vcc SRAM bit cell Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Vcc Word Word Word Word Word Vcc Vcc Vcc Vcc Word Vcc Vcc Word Bit line inverse Word R Bit line inverse Bit line Bit line inverse R Bit line inverse R Vcc Bit line inverse Bit line inverse R Bit line Vcc Vcc R R Bit line Bit line Bit line 5V 0V 5V Bit line inverse 0V 5V Bit line inverse Bit line inverse 0V R 5V 0V R R Bit line 0V 5V 0V 5V Bit line Bit line 0V 0V 0V 0V 5V 5V Current Current Current Current Current W.D’ Current Current W.D Current Current Current W.D’ Current W.D W.D’ Current W.D W.D’ W.D W.D’ W.D’ W.D W.D Current Current Current W.D’ W.D W.D’ W.D W.D’ W.D Writing of a ‘1’

  45. SRAM • Đặc điểm: • 6 transistors 1 bit: đắt! • Bị mất dữ liệu khi mất nguồn • nhanh: thời gian đọc và ghi 5 ns • Liên tục tiêu thụ năng lượng • Kích thước: 16 Mbit • ứng dụng: • Bộ nhớ nhỏ và nhanh (cache) • Không dùng cho các thiết bị chạy pin • Ví dụ: 4016 (2K*8), 250 ns A0-A10 D0-D7 OE WE CS

  46. DRAM 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 2 MSB 2-to-4 Decoder 2 LSB 2-to-4 Mux Data Word line Bit line Address 4

  47. DRAM 0110 0110 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 1bit cell 01 2-to-4 Decoder 1bit cell 1bit cell 1bit cell 1bit cell 01 2-to-4 Decoder 1bit cell 1bit cell 1bit cell 1bit cell 10 2-to-4 Mux 10 2-to-4 Mux Data Data One row of cells is read out at once MUX selects one out of these cells 4

  48. DRAM bit cell Vcc/2 1 bit cell Pre- charge Word line Vcc/2 Vcc/2 Vcc/2 Refresh MUX Bit line Sense amplifier

  49. DRAM bit cell Vcc/2 Pre- charge Word line Vcc/2 Vcc/2 Vcc/2 Refresh MUX Storage 5V 0V 5V 0V 5V 5V 30 fF in .2 mm Stores .5 M e-

  50. Vcc/2 Vcc/2 DRAM bit cell Vcc/2 Vcc/2 Pre- charge Pre- charge Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Pre- charge Pre- charge Word line Pre- charge Pre- charge Pre- charge Pre- charge Pre- charge Pre- charge Pre- charge Word line Word line Word line Word line Word line Word line Word line Word line Word line Word line 5V 5V 0V 0V 5V 5V 2.5V 2.5V 2.55V 2.45V 2.55V 5V 0V 5V 2.55V 2.5V 2.55V 5V 2.55V 2.55V 5V 5V 2.45V 0V 2.45V 2.45V 0V 0V 2.55V 5V 2.55V 2.55V 5V 5V 5V 0V 5V 2.5V 2.55V 2.55V 2.55V 5V 5V 0V 0V 5V 5V 5V 5V 0V 5V 5V 0V 5V 5V 0V 0V 0V 0V 0V 0V 5V 5V 5V 5V 5V 5V 5V 5V 5V 5V 5V 5V 0V 5V 5V Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Refresh Refresh Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Refresh Refresh Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Vcc/2 Refresh Refresh Refresh Refresh Refresh Refresh Refresh MUX MUX MUX MUX MUX MUX MUX MUX MUX MUX MUX Read

More Related