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4.1 概述

4.1 概述. 4.2 主存储器. 4.3 高速缓冲存储器. 4.4 辅助存储器. 4.1 概 述. 非 易 失. 一、存储器分类. 1. 按存储介质分类. 易失. (1) 半导体存储器. TTL 、MOS. (2) 磁表面存储器. 磁头、载磁体. (3) 磁芯存储器. 硬磁材料、环状元件. (4) 光盘存储器. 激光、磁光材料. 2. 按存取方式分类. (1) 存取时间与物理地址无关（随机访问）. 随机存储器. 在程序的执行过程中 可 读 可 写. 在程序的执行过程中 只 读. 只读存储器.

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4.1 概述

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Presentation Transcript

  1. 4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器

  2. 4.1 概 述 非 易 失 一、存储器分类 1. 按存储介质分类 易失 (1) 半导体存储器 TTL 、MOS (2) 磁表面存储器 磁头、载磁体 (3) 磁芯存储器 硬磁材料、环状元件 (4) 光盘存储器 激光、磁光材料

  3. 2. 按存取方式分类 (1) 存取时间与物理地址无关（随机访问） • 随机存储器 在程序的执行过程中可 读可 写 在程序的执行过程中只读 • 只读存储器 (2) 存取时间与物理地址有关（串行访问） • 顺序存取存储器 磁带 • 直接存取存储器 磁盘

  4. 静态 RAM RAM 动态 RAM MROM 主存储器 PROM ROM EPROM EEPROM 辅助存储器 3. 按在计算机中的作用分类 存 储 器 Flash Memory 高速缓冲存储器（Cache） 磁盘 磁带 光盘

  5. 价格/位 速度 容量 CPU 主机 CPU 寄存器 缓存 主存 磁盘 辅存 光盘 光盘 磁带 磁带 大 低 慢 二、存储器的层次结构 1. 存储器三个主要特性的关系 快 小 高

  6. 2. 缓存 主存层次和主存 辅存层次 10 ns 20 ns 200 ns ms 主存 CPU 缓存 辅存 缓存 主存 主存 辅存 （速度） （容量） 主存储器 虚拟存储器 实地址 虚地址 物理地址 逻辑地址

  7. 4.2 主存储器 读 写 电 路 数据总线 . . . . MDR 存储体 . . . . . . . . 驱动器 控制电路 . . . . 译码器 . . . . 读 写 MAR 地址总线 一、概述 1. 主存的基本组成

  8. 数据总线 MDR 读 CPU 主 存 写 地址总线 MAR 2. 主存和 CPU 的联系

  9. 字节地址 字节地址 字地址 字地址 0 0 0 1 2 3 1 0 4 2 4 5 6 7 3 2 8 4 8 9 10 11 5 4 3. 主存中存储单元地址的分配 高位字节地址为字地址 低位字节地址为字地址 设地址线 24 根 按 字节寻址 224 = 16 M 若字长为 16位 按 字 寻址 8 M 若字长为 32 位 按 字 寻址 4 M

  10. 存取时间 连续两次独立的存储器操作 • 存取周期 （读或写）所需的 最小间隔时间 4. 主存的技术指标 (1) 存储容量 主存 存放二进制代码的总数量 (2) 存储速度 存储器的 访问时间 读出时间 写入时间 读周期 写周期 (3) 存储器的带宽 位/秒

  11. 地 址 线 存 储 矩 阵 读 写 电 路 译 码 驱 动 数 据 线 …… …… 片选线 读/写控制线 地址线 数据线 （单向） （双向） 二、半导体存储芯片简介 1. 半导体存储芯片的基本结构 芯片容量 1K × 4位 10 4 16K × 1位 14 1 8K × 8位 13 8

  12. 8片 16K × 1位 8片 16K × 1位 8片 16K × 1位 8片 16K × 1位 当地址为 65 535 时，此 8 片的片选有效 存储芯片片选线的作用 用 16K × 1位 的存储芯片组成 64K × 8位 的存储器 32片

  13. … 0,0 0,0 … 0,7 0,7 0 A 字线 3 地 址 译 码 器 0 0 0 A 16×8矩阵 2 … … …… 0 A … 1 15,0 15,7 15 0 A 0 …… …… 0 0 7 7 位线 读/写控制电路 读 / 写选通 读 / 写选通 …… …… D D D D 7 7 0 0 2. 半导体存储芯片的译码驱动方式 (1) 线选法

  14. 0 0,0 0,0 0,31 0,31 … … 0 X 0 X 地 址 译 码 器 A A 4 3 32×32 矩阵 0 … … … A 2 0 … 31,0 31,31 31,0 A X 1 0 31 A D D 0 I/O I/O Y Y Y 地址译码器 0 31 读 读/写 A A A A A 0 0 0 0 0 6 9 8 7 5 (2) 重合法 0,0

  15. T T ~ 触发器 1 4 T T T T T T 7 7 5 8 8 6 ´ 位线A A´ A 位线A 行开关 、 T1 ~ T4 列开关 、 T5 T6 一列共用 、 行地址选择 T T 7 8 列地址选择 读放 DOUT 写放大器 写放大器 写选择 读选择 DIN 三、随机存取存储器 ( RAM ) 1. 静态 RAM (SRAM) (1) 静态 RAM 基本电路 T1 ~ T4 A 触发器原端 A´ 触发器非端

  16. 位线A A´ A T1 ~ T4 T5 T6 行选 T5、T6 开 行地址选择 ´ 位线A 列选 T7、T8 开 VA T6 T8 T7 T8 读放 DOUT 列地址选择 读放 DOUT DOUT 写放大器 写放大器 写选择 DIN 读选择 ① 静态 RAM 基本电路的 读 操作

  17. A´ 位线A ´ 位线A A T1 ~ T4 T5 T6 行选 T5、T6 开 行地址选择 列选 T7、T8 开 T7 T8 两个写放 DIN 列地址选择 读放 写放 写放 DOUT 写选择 读选择 （左） A´ 反相 DIN T7 T5 DIN （右） A T8 T6 DIN ② 静态 RAM 基本电路的 写操作

  18. WE CS A 9 I/O 1 A I/O 8 2 I/O 3 . . Intel 2114 I/O 4 . . . . A 0 V CC GND (2) 静态 RAM 芯片举例 ① Intel 2114 外特性 存储容量 1K×4位

  19. 第一组 第二组 第三组 第四组 A8 0 … … … … A7 0 15 16 31 32 47 48 63 行 A6 地 1 A5 址 … … … … … … … … … A4 译 A3 63 码 0 15 16 31 32 47 48 63 A9 列 0 地 … A2 址 A1 15 译 A0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  20. 第一组 第二组 第三组 第四组 0 0 … … … … 0 0 15 16 31 32 47 48 63 行 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  21. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 63 0 15 16 31 32 47 48 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  22. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  23. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 0 16 32 48 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  24. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 16 32 48 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 63 48 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  25. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 16 32 0 15 16 31 32 47 48 63 48 行 0 15 16 31 32 47 63 48 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  26. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 0 16 32 48 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  27. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 16 32 0 15 16 31 32 47 48 63 48 行 0 15 16 31 32 47 63 48 0 地 1 0 址 … … … … … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ② Intel 2114 RAM 矩阵 (64 × 64) 读

  28. 第一组 第二组 第三组 第四组 A8 0 … … … … A7 0 15 16 31 32 47 48 63 行 A6 地 1 A5 址 … … … … … … … … … A4 译 63 A3 码 0 15 16 31 32 47 48 63 A9 列 0 地 A2 … 址 A1 15 译 A0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  29. 第一组 第二组 第三组 第四组 0 0 … … … … 0 0 15 16 31 32 47 48 63 行 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  30. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  31. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 63 48 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O2 I/O3 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  32. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 63 0 15 16 31 32 47 48 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O1 I/O2 I/O2 I/O3 I/O3 I/O4 I/O4 读写电路 读写电路 读写电路 读写电路 码 WE WE WE CS CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  33. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O4 I/O1 I/O2 I/O3 I/O4 I/O1 I/O2 I/O3 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  34. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O1 I/O2 I/O2 I/O3 I/O3 I/O4 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  35. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 行 0 15 16 31 32 47 48 63 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O1 I/O2 I/O2 I/O3 I/O3 I/O4 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  36. 第一组 第二组 第三组 第四组 0 0 … … … … … … … … 0 0 15 16 31 32 47 48 63 0 16 32 48 行 0 15 16 31 32 47 63 48 0 地 1 0 址 … … … … … … … … … 0 译 63 0 码 0 15 16 31 32 47 48 63 列 0 0 地 … 0 址 15 0 译 0 I/O1 I/O1 I/O2 I/O2 I/O3 I/O3 I/O4 I/O4 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 读写电路 码 WE WE CS CS ③ Intel 2114RAM 矩阵 (64 × 64) 写

  37. t t t t t 地址有效 地址失效 RC OTD OHA A CO A 片选失效 片选有效 CS D OUT 高阻 数据有效 数据稳定 读周期tRC地址有效 下一次地址有效 读时间tA地址有效 tOTD片选失效 tOHA地址失效后的 tCO片选有效 输出高阻 数据稳定 数据维持时间 数据稳定 (3) 静态 RAM 读 时序

  38. t t t t t WR DH WC W AW A CS WE D OUT t DW D IN 写周期tWC地址有效 tAW 地址有效 片选有效的滞后时间 下一次地址有效 tDHWE 失效后的数据维持时间 tWR 片选失效 tDW 数据稳定 下一次地址有效 WE 失效 写时间tW写命令 WE的有效时间 (4) 静态 RAM (2114) 写时序

  39. V V DD DD 数据线 读选择线 T2 T2 T T4 T1 T1 预充电信号 T3 T3 1 0 1 0 1 0 1 C s C g 字线 写选择线 写数据线 读数据线 2. 动态 RAM ( DRAM ) 无电流 有电流 (1) 动态 RAM 基本单元电路 T 读出时数据线有电流 为 “1” 读出与原存信息相反 写入时CS充电 为 “1” 放电 为 “0” 写入与输入信息相同

  40. 0 读选择线 0 A9 … … 行 地 址 译 码 器 0 写选择线 0 A8 … 1 读 0 写 A7 数 1 单元 单元 数 … … … 据 … 电路 电路 0 据 线 A6 31 … 线 31 0 A5 … 刷新放大器 D D 读 写 控 制 电 路 … 0 0 0 1 31 0 列 地 址 译 码 器 0 0 0 0 0 A4 A0 A3 A2 A1 (2) 动态 RAM 芯片举例 ① 三管动态 RAM 芯片 (Intel 1103) 读 读 写 控 制 电 路

  41. 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 A8 1 … 读 1 写 A7 数 单元 … … … … 数 据 电路 据 线 A6 31 … 线 31 A5 刷新放大器 … D 读 写 控 制 电 路 … 0 1 31 列 地 址 译 码 器 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  42. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … 线 31 1 A5 刷新放大器 … D 读 写 控 制 电 路 … 0 1 31 列 地 址 译 码 器 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  43. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D 读 写 控 制 电 路 … 0 1 31 列 地 址 译 码 器 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  44. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D 读 写 控 制 电 路 … 0 1 31 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  45. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D 读 写 控 制 电 路 … 1 0 1 31 1 1 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  46. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D D 读 写 控 制 电 路 … 0 1 31 1 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写

  47. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D D 读 写 控 制 电 路 … 0 1 31 1 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写 读 写 控 制 电 路

  48. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D D 读 写 控 制 电 路 … 0 1 31 1 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写 读 写 控 制 电 路

  49. 1 读选择线 0 A9 行 地 址 译 码 器 … 写选择线 0 1 A8 1 … 读 1 1 写 A7 数 单元 … … … … 数 据 电路 1 据 线 A6 31 … … 线 31 1 A5 刷新放大器 … D D 读 写 控 制 电 路 … 0 1 31 1 列 地 址 译 码 器 0 0 0 0 1 A4 A0 A3 A2 A1 ② 三管动态 RAM 芯片 (Intel 1103) 写 读 写 控 制 电 路

  50. ① 集中刷新 （存取周期为0.5μs） 读 / 写或维持 刷新 读 / 写或维持 3967 3968 0 1 2 3999 •••• 0 1 ••• 周期序号 t t t t t t t c c c c c c c • • • • • • X Y V W 0 1 31 地址序号 s s μ μ 个周期 （ ） 刷新序号 16 32 个周期 （ ） 1984 3968 2m s 刷新时间间隔 （ ） (4) 动态 RAM 刷新 刷新与行地址有关 以 32 × 32 矩阵为例 “死区” 为 0.5 μs ×32 = 16 μs “死时间率” 为 32/4000 ×100% = 0.8%

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