Download
slide1 n.
Skip this Video
Loading SlideShow in 5 Seconds..
Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits PowerPoint Presentation
Download Presentation
Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits

Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits

107 Vues Download Presentation
Télécharger la présentation

Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits

- - - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript

  1. Un exemple de valorisation réussie : « Matrice », un échantillonneur 12bits au delà du GS/s pour l’oscilloscopie numérique. • D. Breton, M.Bouchel, V.Tocut • E. Delagnes Sinusoïde de 50MHz, 1Vc, échantillonnée à 2Gs/s par la MATRICE V1

  2. Description générale du circuit • Circuit intégré spécifique (ASIC) basé sur les développements de mémoires analogiques pour l’expérience ATLAS (collaboration IN2P3/CEA). • Échantillonnage et sauvegarde analogique de 2500 points d’un signal sur une tranche de temps, avec les caractéristiques suivantes : • Grand rapport signal/bruit (12bits soit 76dB). • Basse consommation (500mW crête). • Large bande passante (>300MHz). • Fréquence d’échantillonnage variable jusqu’à 2 GS/s. • Très faible coût (~30 Euros/voie). • Compacité(<2cm²). • Gain apporté sur des cartes d’acquisition par rapport à l’état de l’art, basé sur des ADC flash : • facteur 10 sur le rapport signal/bruit, la consommation et la taille • facteur 100 sur le coût

  3. Cadre du projet : une R&D valorisée • Brevet français (CNRS/CEA) déposé par D.Breton et E.Delagnes sur le concept en avril 2001, et actuellement en phase d’extension PCT tous pays. • Dans le domaine de l’oscilloscopie numérique, partenariat avec Chauvin-Arnoux/Métrix via le C4I. • Circuit utilisé ici comme cœur de deux nouvelles gammes d’appareils (portables et fixes). • Prototypes développés et validés sur 1999-2002 dans le cadre d’un contrat de 1MF. • Mise sur le marché des appareils début 2003. • Négociation sur les royalties (menée par le FIST) en cours. • Champs d’applications potentiels très larges : • industriels à prospecter (radar, imagerie médicale, …). • utilisation interne en cours : • au CEA, pour Mégajoule. • à l’IN2P3, pour ATLAS et d’autres j’espère ...

  4. Problématique commerciale • Le TDS 220 de TEKTRO et ses successeurs (série TDS 300) ont bouleversé le marché de l’oscilloscopie numérique de bas et moyenne gamme: • Faible coût. • Basse consommation. • Compact. • Fréquence d’échantillonnage respectable >= 1 GS/s. • Ils utilisent des mémoires analogiques qui intègrent également la gestion du trigger. • Pour survivre, un fabricant d’oscilloscopes doit pouvoir proposer des produits du même type si possible plus performants. Portable

  5. Historique du projet • C4I à la recherche d’experts en mémoires analogiques pour Métrix . • Premier contact LAL/SACLAY/C4I/ Métrix: jan 97. • Quelques mois de réflexion puis dépôt de bilan de Métrix . • Rachat par Chauvin-Arnoux début 98. • Reprise du contact : nov. 98. • Dépôt enveloppe Soleau à l’INPI : fév 99. • Cahier des charges et contrat juillet 99. • Travail de design des circuits en parallèle depuis début 99. • 1ère soumission (échantillonneur seul) : novembre 99. • Début des tests : mars 00. • 2ème soumission (chip complet) : février 01. • Dépôt du brevet : 23avril 01. • Tests : depuis juin 01. Toujours en cours …

  6. Schéma fonctionnel d’un canal d’oscilloscope Partie centrale de commande Tableau de commandes Processeur ECRAN Fétalon (50MHz) Barrière d’isolation Liaison série Trigger brut Un canal Gestion du trigger + Base de temps + Détecteur de pic + Échantillonneur analogique (20 lignes x 128 colonnes) Ampli vertical ADC 12 bits 1,25MHz + Vin -

  7. Schéma fonctionnel de l’échantillonneur Trigger brut Gestion du trigger Trigger synchrone Synchronisation Base de temps (17 bits) Horloge d’écriture Fétalon (50MHz) Trigger asynchrone Vernier VA Interface série Gestion de la logique et lecture de la matrice Proto 1 Liaison série Phototrig Stop écriture Buffers de lecture Logique Matrice analogique des cellules de stockage (20 lignes x 128 colonnes) Mux ADC Data Buffers d ’entrée Buffers de sortie Détecteur de pic 12 Gestion de l ’ADC + Logi- que + Logi- que Sel Vin Vout - - Logique VA Bypass

  8. Cahier des charges initial de l’échantillonneur • Echantillonnage variable de 2,5MS/s jusqu’à 1GS/s. • Bande passante analogique: 130MHz. • Gamme dynamique : >=7 bits puis>= 10 bits RMS. • Profondeur mémoire : 2500 points. • Amplitude max : 1V crête- crête. • Fréquence d’horloge principale : 50MHz. • Fréquence de lecture : 1,25MHz. • Jitter d’échantillonnage : < 200ps RMS. • Distorsion harmonique : < 60dB pour un sinus de 25MHz. • Détecteur de pics entrelacé (min, max et signal sur la même période de temps) : précision 20% à 100MHz équivalent. • Consommation : < 1W en acquisition continue . • Techno : pur CMOS 0.8µm d’AMS (la moins chère du marché)

  9. +20ns Comp De Phase d d d d d d enw* wi* SEHN Cs SEB SEHP wp BER enw BEH Track=commande switchs Fronts d’échantillonnage = Comment échantillonner à Fs=1Gs/s lorsque l’horloge ne fait que Fp=50Mhz ?? • On propage uneimpulsion calibrée à travers une ligne à retard contrôlable de L (=20) pas. • La sortie de chaque pas commande les switches de l’échantillonneur. • On asservit en phase la dernière sortie de façon à ce que le délai total de la ligne à retard (DLL) soit exactement égal à une période de Fp. • Pour obtenir (500MHz>= Fs >=50MHz), on autorise • un échantillonnage sur n, grâce à un masque de sélection. • On fait tourner le masque pour ne pas perdre de cellule. • Pour Fs<=50MHz,on change Fp (Fp=Fs et on écrit donc en ligne). Nouveau concept (Une période d’horloge) DLL

  10. q q q q q d d d d d q q d d d d d q q d d d d d q q d d d d d q q q q q q q Structure de l’échantillonneur : une mémoire circulaire C colonnes (128) Col 1 Col C/2 +1 Col C Mise en forme Fp Registre d’écriture des colonnes Amplis tampons d ’écriture Vin+ Vin- L lignes (20) différentielles Registre de validation impair Registre de validation pair Fp Lignes à retard asservies Registre de référence Comparateurs de phase et pompes de charge

  11. Arrêt de la Matrice • A l’arrivée du Trigger: • => Recopie au vol de la position des pointeurs. • Mesure analogique fine du temps entre le trigger et l’horloge (vernier). • Après traitement du trigger dans BTA (pré-trig, post-trig, trig after delay), génération du STOP : • Arrêt de l’écriture. • Puissance coupée dans les amplis (90% du temps). • Attente de la lecture.

  12. La lecture ... Registre de multiplexage de lecture Flect s r r r r r s Registre de lecture des colonnes r r Vout+ Vout- r r • Lecture de l’état des registres. • Lecture séquentielle de toutes les capas. • Le µP réordonne les données. • Le µP recale les données / Trigger • Acquisition relancée. • Affichage.

  13. Voici l’animal: (version 2) 60 mm2 250 000 transistors 3/4 full custom 1/4 std cells Boîtier EDQUAD 128 0.4mm pitch

  14. Résultats • Principe validé et cahier des charges largement dépassé dès le premier proto de novembre 99. • 2ème soumission ambitieuse d’avril 2001 : • Ajout du Min-max et du Bypass + améliorations mineures. • Intégration: • De la liaison série + Base de temps. • De la logique de trigger (logique 300MHz). • Chip reçu en juin 2001, banc de test (=oscillo) prêt (en partie) en Sept 2001 • IS, BDT, Trigger = OK à 98% • Partie analogique (testée sur un autre banc) OK à 99%. • 4. Tests de l’ensemble toujours en cours. C4I + METRIX

  15. En vert : au delà du cahier des charges Performances mesurées • Echantillonnage : 2,5MS/s jusqu’à 2GS/s en différentiel. • Bande passante : 230MHz (normale)-320MHz(boostée). • Gamme dynamique : >= 12 bits RMS. • Profondeur mémoire : 2500 points. • Amplitude max : 2V crête-crête. • Fréquence d’horloge principale : 50MHz (fonctionne à 100MHz => 2GS/s). • Fréquence de lecture : 1,25MHz. • Jitter d’échantillonnage : 30ps RMS. • Distorsion harmonique : < 60dB @ 25MHz. • Précision vernier : < 35ps RMS.

  16. Piédestaux 1Gs/S => FPN + bruit ~ 1adccrms (0.6mV) Tels que vus par l’utilisateur Sinus 10MHz / 1GS/s, 1V Toute la profondeur mémoire Un zoom ..

  17. Sinus 10MHz / 250MS/s 1V Réponse à un échelon de 1.5V 1GS/s Sinus 50MHz,1Vc,2GS/s FFT sinus 10MHz, 1GS/s -60 dB

  18. Ampli Microcircuit ~*20 Carte d’acquisition Anode du µMégas Buffer d’entrée ~50cm Circuit « Matrice» ADC+ FIFO 50W Trigger seuil Discriminateur + logique du trigger câble en Nappe 30m PC + Labview Utilisation pour application neutronique au CEA sur Mégajoule Banc de test Métrix. Va être remplacé par une nouvelle carte VME en cours de développement au LAL et qui sera utilisée chez nous pour ATLAS.

  19. Suite du projet. • Production d’une première série de chips dans l’été 2002 avec de toutes petites modifs. • Objectif de commercialisation du 1er scope début 2003. • Négociation de la session de licence du brevet difficile (menée par le FIST). • Malgré les performances de la puce elle-même (il faut les exploiter ! ), le retard de METRIX sur la concurrence n’est que partiellement comblé (20 ans de R&D sur ce type d’appareils chez TEKTRO). • Des fonctionnalités comme la FFT “single shot” propre sont en effet novatrices (grâce au très grand rapport signal/bruit). • Notre prestation se termine, mais METRIX est demandeur pour une suite. • Nous développons actuellement une carte VME d’acquisition multicanaux basée sur la matrice pour utilisation dans des projets de physique. Devrait être prête a l’automne.

  20. Conclusion/Enseignements tirés • Le projet MATRICE a permis : • De valoriser 6 ans de R&D sur ATLAS pour un montant de 1MF. • De faire profiter une P.M.E. française des acquis liés aux développements pour la Big Science (ce n’est pas si fréquent). • Techniquement, l’intérêt du projet réside: • Dans la possibilité d’aller jusqu’au bout d’une idée technique => réalisation + dépôt de brevet (tout de même long et fastidieux : 4 à 5 ans en tout ! ). • Dans le fait que le projet était suffisamment éloigné de l’acquis. • Dans le fait que nos labos profitent déjà des développements techniques réalisés. • Ceci n’est possible que si la relation labo-industriel est équilibrée: • Contrat à tiroir avec dates jalons. • Risques partagés entre industriel et labo. • Esprit de collaboration plus que de sous-traitance. • L’industriel est tres intéressé dans le marché : • Il paye la « main-d’œuvre » bon marché, et il ne paye pas l’expertise. • Il profite de financements ANVAR .

  21. Pour finir, la preuve que notre projet intéresse …le CEA, qui nous demande maintenant d’être candidats à son concours national d’idées !

  22. Et la suite ... • Tous les volontaires sont invités à une petite partie de soccer devant la terrasse à 19h. • Mesdames et Mesdemoiselles, vous êtes les bienvenues !