CSP Super-ATLAS Phase II

1. CSP Super-ATLAS Phase II LPC, 21 octobre 2013 Roméo Bonnefoy, Dominique Pallin, François Vazeille

2. ●Le contexte général ●Les R&D au LPC ●Conclusion et perspectives

3. Le contexte général

4. ● Les différentes périodes du LHC En rouge: les valeurs nominales pour LHC 6 mois pour Calorimétrie Remarque: le CERN va très probablement bénéficier de « l’effet Nobel » au prochain workshop annuel à Annecy (début 2014) pour officialiser la totalité de ce tableau.

5. ● Principaux Documents/Conseils officiels + Présentations en Comité Scientifique, Mini-AG, CERN et ailleurs… (Voir le site indico sATLAS cité plus loin)

6. ● Tableau des couts CORE pour sATLAS (LoI Phase-II, page 134) Calo. Tuiles: 7.483 MCHF = ½ coût initial Début du financement en 2018

7. ● Planning Calorimétrie/Trigger (LoI Phase-I, page 49) Démonstrateur: ≥ mi-2013 Début construction Upgrade: ≥ mi-2017

8. ● Les upgrades de l’électronique Tilecal ◊ Extraits de la LoI Atlas Phase-II "… The entire calorimeter front-end and back-end electronics will be replaced … … The new electronicswill digitise all channels every bunch crossing and transmits the data off the detector on high speed links to new backend electronics …" (Page 11, Calorimètres EM et Had) "… The upgraded on-detector electronics will be organized in independent modules which cover half the size of the existing Drawers … …The mechanical design of the Drawers is being reviewed…" (Page 41, Calorimètre à Tuiles) ◊ Extraits du document ATLAS/IN2P3 soumis au CS "… adoption du standard "IBM-130 nm" préconisé par le CERN pour tous les développements futurs en électronique. D’emblée, ce choix présente de multiples avantages: tenue aux radiations éprouvée, uniformisation des composants permettant d’homogénéiser les tensions d’alimentation et d’intégrer différents composants si besoin." (Page 24, Upgrade des Calorimètres Phase I)

9. ATLAS sATLAS Solution Idéale avec un ASIC IBM-130 nm et le minimum d’électronique et de câbles/connecteurs autour (Requête Tilecal) ASIC

10. ATLAS sATLAS 3 options Clermont-Fd Argonne Chicago 3en 1 discret ASIC ASIC QIE MB1 MB22 MB33 Inté- grateur Inté-grateur DBB MB = Mother Board DB = Daughter Board Stockholm BE

11. sATLAS 3 options Clermont-Fd: solution idéale Clermont-Fd Argonne Chicago 3en 1 discret ASIC ASIC QIE ASIC MB1 MB22 MB33 Inté- grateur Inté-grateur DBB MB = Mother Board DB = Daughter Board Stockholm BE

12. ◊ Concept du ″Démonstrateur″ Détecteur Electronique VFE et FE Electronique BE Banc test ou DAQ ″Super-Tiroir″ complet + électronique ″Back-end″ + ″MobiDICK4″  Tests dans le Hall 175 au CERN en 2013-2014 avec les 3 options ″Front End Tiroir″ concurrentes  choix final.  Faisceau test en 2014 (?).  Equipement de 1 à 4 Modules Tilecal pour la reprise LHC en 2014. Réunion Tilecal upgrade à Stockholm

13. Les R&D au LPC

14. ●Historique de l’engagement - 2004-06: Dominique Pallin  représentant du TILECAL dans l’upgrade ATLAS - 2007-2012: François Vazeille  membre du Tilecal upgrade Steering group Christian Bohm (Stockholm) Larry Price (Argonne) Juan Vals Ferrer (Valence) François Vazeille (Clermont-Ferrand) - 2008: début des activités de R&D Toutes les informations sur la R&D au LPC: http://atlas-clermont.web.cern.ch/atlas-clermont/satlas.html Tous les exposés depuis 2005 accessibles dans la rubrique ″Liens utiles″

15. ●Ponts Diviseurs actifs ◊ Cahier des charges ◊ Comparaison de 20 ponts actifs/passifs/PMTs Passive Active Transistors + Diodes sur les 3 derniers étages

16. Non-linéarités en % (valeurs moyennes sur 20 bases) • Les Ponts Passifs actuels ne suivent plus les spécifications pour sATLAS. • Les Ponts Actifs conviennent avec une grande marge de sécurité. • Les résultats sont en parfait accord avec les simulations (non montré ici). • Décision de produire 350 Ponts Actifs … pour ATLAS 2015 (Cracks et MBTS). • Certifications (Banc Test rénové) puis livraisons depuis juillet pour installation. ◊ Tests de radiation - Application stricte des règles ATLAS transférées sur sATLAS ( 3000 fb-1 ) avec tous les facteurs de sécurité et au moins 20 bases testées.  43%  40% Remarque: ces valeurs vont être abaissées  comparaisons mesures ATLAS/simulations

17. Tests préliminaires aux Gammas sur 4 Ponts à Argonne  OK. • Tests complets (Règles ATLAS) en cours par LPC Diodes 3 derniers étages Transistors Avec électronique associée pour suivi total on-line. PCB irradié • Tests aux neutrons: 9-10 septembre sur réacteur PROSPERO à Valduc (CEA) •  Effets réels des neutrons: pertes de gain des transistors. •  Analyses en cours, • mais effets sur non-linéarités toujours < Ponts Passifs (insensibles radiations) •  Simulations, avant tests Ponts irradiés … pas encore retournés par Valduc. •  Plus favorable avec nouvelles règles ATLAS. - Banc Test confié prochainement à Argonne pour tests Gammas équivalents.

18. ◊ Derniers travaux avant clôture R&D • Rédaction de 2 Tilecal Notes • □ Comparaisons systématiques des Ponts: déposéeau CERN, • mais mesures de bruits manquantes • □ Radiations, après analyses neutrons et mesures Gammas. • Défauts de fabrication des 350 Ponts actifs • □ 80% des Ponts rejetés à la première livraison (niveau soudure câble HT). • □ Après retour (et nouveaux câbles): défauts encore persistants • (soudures dans nouvelles gaines) •  Réparations … au LPC: examen visuel, réparation, certification sur Banc Test. • Clôture R&D fin 2013 • Remarque: le Banc Test rénové devra être renforcé pour production finale.

19. ●Hautes Tensions ◊ Six options dénombrées par le LPC ◊ Deux options en compétition pour l’upgrade - HT embarquées: régulations PMT dans les Tiroirs - Solution ATLAS conçue par le LPC: reprise par Argonne et Lisbonne pour l’upgrade, mais pas par le LPC "même si c’est une solution extraordinaire"  et malgré les sollicitations Tilecal,  Radiations au HL-LHC.  Le coût.  La non motivation des ingénieurs (et physiciens) du LPC.  Le LPC joue un rôle d’expert, mais ne contribue pas. - HT non embarquées: Régulation dans USA15  Reprise des cartes actuelles.  Distribution par câbles.  Performances à démontrer par le LPC.

20. ◊ Le point au LPC Chassis Regulation Sources HT/BT DCS Opérationnel Cables multiconducteurs • 1m. • 4 x 20 m long (Bât. 175) • 100 m (ATLAS)  Problèmes de bruits à résoudre (BT ?)

21. ◊ Derniers travaux avant clôture R&D • Comprendre l’origine du bruit • □ 50 Hz. • □ 100 KHz du probablement aux alimentations à découpage sur le châssis. •  Blindage et alimentations extérieures ? • Tests de validation/rejet • □ Au LPC. • □ Au CERN (Hall 175) avec les 3 longueurs de câbles. - Equipement (si problèmes résolus) des Démonstrateurs dans le Hall 175. • Clôture R&D vers le printemps 2014 •  Décision Tilecal d’équiper les Démonstrateurs dans ATLAS en 2015 ?

22. ● Mécanique: Mini-Tiroirs et outillages ◊ Validation du concept des Mini-Tiroirs  Test au CERN, pour différentes positions (0°, 45°, 90°) en accord avec calculs théoriques. Tests at 45° • Décision à Stockholm de retenir ce concept. • Etudes ultérieures et réalisations confiées à • Barcelone et Bucarest.

23. ◊ Outillages: Validation du concept de Slider et de Paniers  Tests au CERN, avec modules 3 Tilecal à 90° et un Module à différents angles.

24. Possibilité de manutention dans un espace restreint: contrainte d’installation satisfaite (6 mois maximum). 95 cm ◊ Allègement de la R&D - Suite des travaux sur l’outillage uniquement - Version 3 du Slider. - Version 2 du Panier.  prêtes à être testées au CERN. - Utilisation sur les Démonstrateurs dans le Bât. 175 du CERN, puis dans ATLAS  Evolutionspossibles.  Etudes possibles de Paniers en deux demi-coques (compatibles avec Mini-Tiroirs type Barcelone), et d’un Super-Panier (Tests possibles d’un Super-Tiroir in situ).

25. ●Very Front End (ASIC) et FE (MB2) ◊ Démonstrateur option 2 un seul lien à l’électronique Back End, avec le maximum de fonctionnalités dans un custom-made ASIC IBM CMOS 130 nm. - Convoyeurs de courant. - ADCs. - Intégrateur Digital pour calibration Cs. - Partie de calibration CIS (DAC en dehors). Cosmique (CERN) • FATALIC Technologie IBM CMOS 130 nm. • - Convoyeur de courant 3-gains + étages shaping. • - Testés au LPC, puis au CERN. • FATALIC 1 (Juin 2010) • FATALIC 2 (Déc. 2010) Tests au CERN (LED, Cosmiques) • FATALIC 3 (Nov. 2011) Tests au CERN (Int. digitale)

26. ◊ TACTIC: ADC 12 bits - Architecture ▪Pipeline ”Classique”. ▪Résolution 12 bits. ▪2 bits/étage. ▪40 Msamples/seconde. ▪Technologie IBM CMOS 130 nm. ▪Soumis en août 2012, TACTIC1 (1.8 x 1.8 mm2) reçu en février 2013.

27. - Simulations - ENOB de 10,81 bits @ 40 MS/s. - Consommation : 112 mW. Banc Test - Tests statiques et dynamiques - Résultats très dépendants de la qualité du signal en entrée et donc du Banc Test. - Premiers tests basiques  chip vivant ? ADC output to a 10kHz sinwave @ 40 MS/s •  L’ADC marche, • Bcp de parasites dus à l’environnement.

28. - Tests plus complets Bruit mesuré de 0.83 LSB □ Bruit intrinsèque □ Non-linéarité intégrale (INL) • ▪ Importantemais la même sur tout les chips. •  Les gains à chaque étage sont à 1,5 et non à 2 comme prévu. • ▪ Explication  simulations:les masses de comblement additionnelles sont à • l’origine de ce déséquilibre. •  Reprise du lay-out. ▪ Corrections software prenant en compte valeurs observées des gains  Correction de toute la NL.  ADC ENOB ~ 11 bits. • Layout en cours de modification. • Fonderie dès que possible • ( 10K€ pour 2013 provisionnés).

29. ◊ Poursuite et renforcement de la R&D - Fonderie TACTIC2 < Fin 2013. - Collaboration avec IPHC Strasbourg pour la carte 3in1 avec FATALIC3 + TACTIC2 "bondé" directement sur le PCB. - Fonderie FATALIC4: fin 2014. - Design final carte 3in1 (avec DAC) et Mother Board 2.  Information complète sur Daughter Board (Stockholm).  Informations sur régulateurs BT ( CERN  Argonne et Chicago) - Amélioration de l’intégration digitale au niveau du bruit: bruits différents au LPC et au CERN: POURQUOI ?  nouveaux tests au CERN requis. - Décisions sur le "peaking time"  et sur le "shaping" (actuellement non symétrique) ▪Simulations en cours, pouvant aller jusqu’à "l’optimal filtering" .  ▪Balance entre forme symétrique (Shaping supplémentaire) et forme dissymétrique (différent de la solution ATLAS)

30. ●Comparaison au CET du 28-01-2013 Des retards un peu partout, mais impacts différents: informations extraites du document CET du 28-01-2013. - Ponts Diviseurs: tests radiation ≤ juin 2013. - Hautes Tension: ≤ septembre 2013. - Mécanique: ≤ décembre 2013. Délais pastoutes tenus, mais non pénalisants. - VFE: □ FATALIC3: nouveaux tests intégrateur ≤ avril 2013 □ TACTIC1: tests ≤ juin 2013  OK malgré retards □ Démonstrateur 2 au CERN avec FATALIC3 + TACTIC1: ≤ novembre 2013 □ Démonstrateur 2 ci-dessus ou FATALIC4 dans ATLAS EB: printemps 2014 - FE: □ Carte 3en1: ≤ octobre 2013 □ Mother Board 2: ≤ septembre 2013 Échéances non tenues et très pénalisantes si cela s’amplifiait.

31. ◊ Dernier planning officiel pour VFE/FE (site ATLAS)

32. ◊ CET 2013 avec difficultés en rouge

33. Conclusion et prospective

34. ● Prospective et échéances L’activité LPC sur VFE/FE sera en 2014-2015 l’activité majeure.

35. ●Besoins Ce qui était prévu Manque récurrent

36. ● Des pistes de réflexion ◊ Trop d’activités de R&D (4 activités) ? - Ponts Diviseurs actifs: R&D se termine avec succès: 2009  fin 2013 □ Les résultats. □ L’utilisation anticipée Phase 0. • Hautes Tensions: R&D s’achèvera prochainement : 2009  printemps 2014 • succès solution "à la LPC" ATLAS • □ Option embarquée: Reprise par d’autres laboratoires des schémas LPC. • ( Argonne et Lisbonne) • □ Option déportée: tests en cours et utilisation dans hall 175 début 2014. - Mécanique des Tiroirs: cette R&D s’allège avec succès 2009  fin 2014 □ Adoption du concept de Mini-Tiroirs et reprise par d’autres laboratoires (Barcelone et Bucarest) □ Adoption du concept sur les outillages et poursuite de l’activité. - Electronique VFE/FE: cette R&D continue 2010  2015 ?  La seule solution située selon le "schéma idéal" .  R&D majeure à partir de maintenant, avec échéances proches.

37. ◊ D’autres laboratoires sont-ils impliqués ? - Cadre global des upgrades Tilecal et Atlas. - Il y a d’autres activités upgrade Tilecal en dehors de l’électronique, donc d’autres laboratoires (Grands scintillateurs, Système Césium, Trigger …), et plus globalement ¾ Instituts Tilecal pour les tests (3/4 x25 laboratoires) - La partie VFE/FE implique: Chicago, Argonne, Clermont –Ferrand, Stockholm, Valence, Lisbonne, Barcelone, Bucarest, Protvino, … ◊ Trois options concurrentes donc des risques ? L’option LPC est la seule suivant le cahier des charges idéal - Le risque principal est de ne pas concourir à temps. - Les FATALIC ont déjà vu des particules au CERN (Cosmiques, Césium + LED). - Il n’y a pas de recherche sans prise de risque. Notre plus grande prise de risque est derrière nous: la promotion du Tilecal ! ◊ Quelle est notre visibilité ? - Elle existe depuis longtemps. - Elle est toujours vraie dans les upgrades (Ponts, HT, Mécanique) et se poursuit avec l’électronique VFE/FE.

38. ◊ Activités VFE innovantes au début, moins maintenant, et attente de réponses • Technologie IBM CMOS 130 nm nouvelle au LPC. • FATALIC1-2-3 (pièce maîtresse) et TACTIC1 (ADC) fonctionnent. • Pas encore au top  R&D innovantes à poursuivre, • y compris FATALIC4.qui sera l’aboutissement des innovations. • Des réponses partielles ont été données sur "peaking time"  et "shaping", • après discussion dans le Tilecal • ◊ Le choix actuels peuvent convenir  Suffisant pour concourir ! • ◊ Il restera du temps pour modifier … si requis. ◊ Le manque de physiciens - Ce serait mieux s’il y en avait plus  Recrutements programmés.  Les physiciens présents ont quelques compétences et ne sont pas des débutants. - Néanmoins les R&D ont progressé - VFE: Dominique Pallin (+ Nabil Ghodbane) - Le reste: François Vazeille  Tableau intéressant: les tests en dehors du LPC.

39. Huit séries de tests en dehors du laboratoire

40. ◊ Organisation des travaux • Continuer la mise à jour des exposés, réunions, etc. sur indico. • Avoir une participation plus fournie aux réunions Tilecal au CERN ou par visio. • Reprendre les réunions de suivi: • 1 réunion tous les 15 jours de 30 minutes, • suivie ou non d’une réunion dédiée. • L’activité upgrade Tilecal au LPC a déjà une longue histoire: • Début en 2004. • Début des R&D en 2008. • Des succès reconnus sur les 4 R&D en cours. • Convergence vers une R&D prioritaire: le VFE/FE du Tilecal, • ▪ Correspondant à la solution dite idéale. • ▪ Bien avancée, mais contrainte par un planning serré pour le choix. • Il appartient au LPC de définir ses priorités.

41. Réserve

42. ◊ Conclusions CS IN2P3 Juin 2012 "Même si, encore une fois, la phase 2 n’était pas formellement en discussion lors de ce conseil, ces points ont fait débat: les R&D de la phase 2 doivent en effet être menées en parallèle avec les développements et constructions de la phase 1."  "La conseil souhaite avoir à en rediscuter au moins lorsque les décisions importantes seront prises pour la phase 1 en 2014." ◊ Conclusions CS LPC 19 janvier 2012 "Le Conseil estime que les contributions demandées sont en continuité directe de ce que le groupe a réalisé précédemment et dans les compétences des services techniques. Ces demandes restent raisonnables et proportionnées, et doivent être encouragées dans les limites des possibilités du laboratoire. "

43.  ATLAS Phase I

44.  ATLAS Phase II ATLAS/LPC deeply commited