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ANEXO-1: INSTRUÇÕES (LOGICAS)

ARQUITETURA DE COMPUTADORES. ANEXO-1: INSTRUÇÕES (LOGICAS). AND DE DADOS ENTRE REGISTRADORES. FD: 1,0,X,?, =. AND REG D , REG O. AND. FI: 1,0,X,?, =. FC: 1,0,X,?, =. FS: 1,0, X ,?, =. FO: =,0,X,?, =. FP: 1,0, X ,?, =. FA: =,0,X,?, =.

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ANEXO-1: INSTRUÇÕES (LOGICAS)

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Presentation Transcript

  1. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADOS ENTRE REGISTRADORES FD: 1,0,X,?,= AND REGD , REGO AND FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  2. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REGISTRADOR COM DADO IMEDIATO FD: 1,0,X,?,= AND REGD , No AND FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= FA: 1,0,X,?,= No:NH,NL REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  3. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG FD: 1,0,X,?,= AND REGD , [REGO] MEM FI: 1,0,X,?,= FC: =,0,X,?,= AND FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  4. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM MEM FD: 1,0,X,?,= AND [REGD], REGO FI: 1,0,X,?,= FC: 1,0,X,?,= AND FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: 1,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REGO:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  5. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADOS ENTRE REGISTRADORES FD: 1,0,X,?,= OR REGD , REGO OR FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  6. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REGISTRADOR COM DADO IMEDIATO FD: 1,0,X,?,= OR REGD , No OR FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= FA: 1,0,X,?,= No:NH,NL REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  7. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG FD: 1,0,X,?,= OR REGD , [REGO] MEM FI: 1,0,X,?,= FC: =,0,X,?,= OR FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  8. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) OR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM MEM FD: 1,0,X,?,= OR [REGD], REGO FI: 1,0,X,?,= FC: 1,0,X,?,= OR FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: 1,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REGO:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  9. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADOS ENTRE REGISTRADORES FD: 1,0,X,?,= XOR REGD , REGO XOR FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  10. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REGISTRADOR COM DADO IMEDIATO FD: 1,0,X,?,= XOR REGD , No XOR FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= FA: 1,0,X,?,= No:NH,NL REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  11. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG FD: 1,0,X,?,= XOR REGD , [REGO] MEM FI: 1,0,X,?,= FC: =,0,X,?,= XOR FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  12. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) XOR DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM MEM FD: 1,0,X,?,= XOR [REGD], REGO FI: 1,0,X,?,= FC: 1,0,X,?,= XOR FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: 1,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REGO:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  13. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADOS ENTRE REGISTRADORES FD: 1,0,X,?,= TEST REGD , REGO AND FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  14. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) TEST DE DADO EM REGISTRADOR COM DADO IMEDIATO FD: 1,0,X,?,= TEST REGD , No AND FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= FA: 1,0,X,?,= No:NH,NL REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  15. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM REG FD: 1,0,X,?,= TEST REGD , [REGO] MEM FI: 1,0,X,?,= FC: =,0,X,?,= AND FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: =,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REG0:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  16. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) AND DE DADO EM REG COM DADO EM MEMORIA E RESULTADO EM MEM MEM FD: 1,0,X,?,= TEST [REGD], REGO FI: 1,0,X,?,= FC: 1,0,X,?,= AND FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= OBS: REGO PODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: 1,0,X,?,= REGD:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS REGO:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  17. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) INVERTER DADO EM REGISTRADOR FD: 1,0,X,?,= NOT REG # FI: 1,0,X,?,= FC: 1,0,X,?,= FS: 1,0,X,?,= FO: =,0,X,?,= FP: 1,0,X,?,= FA: =,0,X,?,= REG:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  18. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (LOGICAS) INVERTER DADO EM MEMORIA MEM FD: 1,0,X,?,= NOT [REG] FI: 1,0,X,?,= FC: 1,0,X,?,= # FS: 1,0,X,?,= FO: 1,0,X,?,= FP: 1,0,X,?,= OBS: REGPODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. FA: 1,0,X,?,= REG:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  19. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL FAR (OUTRO SEGMENTO) JMP SEG : OFFSET CS IP CPU

  20. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL NEAR (MESMO SEGMENTO) JMP OFFSET IP CPU

  21. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL RELATIVO NEAR (MESMO SEGMENTO) JMP DISP + (1 BYTE) IP CPU

  22. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL INDIRETO NEAR(MESMO SEGMENTO) JMP REG IP REG CPU REG:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  23. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO INCONDICIONAL INDIRETO FAR(OUTRO SEGMENTO) MEM JMP [REG] MEM OFFSET SEGMENTO IP CS CPU OBS: REGPODE SER UM NUMERO DE 16 BITS, COMBINAÇÃO DOS REGISTRADORES OU COMBINAÇÃO DE REGISTRADORES COM NUMEROS. REG:AH,AL,AX,BH,BL,BX,CH,CL,CX,DH,DL,DX,SI,DI ,SP,BP,CS, DS,ES ,SS

  24. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JA DISP + (1 BYTE) DESVIA SE CF=0 E ZF =0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É > QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE CF=0 E ZF =0, O OP1 É > (ABOVE) QUE O OP2. IP CPU OUTRO MNEUMONICO: JNBE (NOT BELOW OR EQUAL)

  25. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JAE DISP + DESVIA SE CF=0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É ≥ QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE CF=0 , O OP1 É ≥ (ABOVE OR EQUAL) QUE O OP2. (1 BYTE) IP CPU OUTRO MNEUMONICO: JNB (NOT BELOW )

  26. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNAE DISP + DESVIA SE CF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É < QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE CF=1 , O OP1 É ≥ (NOT(ABOVE OR EQUAL)) QUE O OP2. (1 BYTE) IP CPU OUTRO MNEUMONICO: JB ( BELOW )

  27. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNA DISP + DESVIA SE CF=1 OU ZF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É ≤ QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE CF=1 OU ZF=1 , O OP1 É ≥ (NOTABOVE) QUE O OP2. (1 BYTE) IP CPU OUTRO MNEUMONICO: JBE ( BELOW OR EQUAL )

  28. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JE DISP + DESVIA SE ZF=1 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É = QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE ZF=1 , O OP1 É = (EQUAL) QUE O OP2. (1 BYTE) IP CPU OUTRO MNEUMONICO: JZ ( ZERO )

  29. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNE DISP + DESVIA SE ZF=0 USO: DESCOBRIR SE UM OPERANDO SEM SINAL É ≠ QUE OUTRO OPERANDO SEM SINAL. APÓS A OPERAÇÃO OP1 – OP2,SE ZF=0 , O OP1 É ≠ (NOTEQUAL) QUE O OP2. (1 BYTE) IP CPU OUTRO MNEUMONICO: JNZ ( NOT ZERO )

  30. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JO DISP + DESVIA SE OF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU OVERFLOW. APÓS A OPERAÇÃO,SE OF=1 , HOUVE OVERFLOW. (1 BYTE) IP CPU

  31. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNO DISP + DESVIA SE OF=O USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL NÃO GEROU OVERFLOW. APÓS A OPERAÇÃO,SE OF=0 , NÃO (NOT) HOUVEOVERFLOW. (1 BYTE) IP CPU

  32. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JS DISP + DESVIA SE SF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU SINAL NEGATIVO. APÓS A OPERAÇÃO,SE SF=1 , O RESULTADO DEU NEGATIVO BIT S =1. (1 BYTE) IP CPU

  33. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNS DISP + DESVIA SE SF=0 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO COM OPERANDOS COM SINAL GEROU SINAL POSITIVO. APÓS A OPERAÇÃO,SE SF=1 , O RESULTADO DEU POSITIVO BIT S =O  NS. (1 BYTE) IP CPU

  34. ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JP DISP + DESVIA SE PF=1 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO GEROU UM NUMERO PAR DE 1´s. APÓS A OPERAÇÃO,SE PF=1 , O RESULTADO GEROU UM NUMERO PAR DE 1´s. (1 BYTE) IP CPU OUTRO MNEUMONICO: JPE (PARITY EVEN)

  35. ARQUITETURA DE COMPUTADORES ARQUITETURA DE COMPUTADORES ANEXO-1: INSTRUÇÕES (DESVIO) DESVIO CONDICIONAL RELATIVO NEAR ( MESMO SEGMENTO) JNP DISP + DESVIA SE PF=0 USO: DESCOBRIR SE O RESULTADO DE UMA OPERAÇÃO GEROU UM NUMERO IMPAR DE 1´s. APÓS A OPERAÇÃO,SE PF=0 , O RESULTADO GEROU UM NUMERO IMPAR DE 1´s. (1 BYTE) IP CPU OUTRO MNEUMONICO: JPO (PARITY ODD)

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