Renoir • Przegląd produktu • VHDL & Verilog • Import projektów • HDL2Graphics™ • EDIF • Integracja ze środowiskiem • Kontrola wersji • Symulacja i synteza • Dokumentacja projektu • OLE • Eksportowanie formatów graficznych
Początki projektu ... • Diagramy pomagają... • Schematy blokowe • Graf stanów • Diagram przepływu • Tabela prawdy • Jak to wykorzystać do tworzenia kodu w HDL?
x = 1; y = 0; z = 1; Co to jest Renoir ? Kod HDL Zarządzanie projektem & Kontrola wersji Synteza & Symulacja HDL2Graphics edycja & uruchamianie HDL IP VHDL & VERILOG EDIF2Renoir Schemat EDIF testowanie Windows & UNIX
Przeglądanie projektów Katalog HDL Biblioteki projektowe Podgląd graficzny
Edytory graficzne Schematy blokowe Diagramy przepływu Grafy stanów Tabele
Edytory tekstowe • Renoir™ zapewnia pracę nad plikami HDL za pomocą dowolnego edytora tekstu. • Emacs/XEmacs • vi • UltraEdit • Notepad • TextPad • Textedit • i inne. Wybór preferowanego edytora
Sprawdzanie semantyki i syntezowalności • Sprawdzanie składni “na bieżąco” • Sprawdzanie semantyki • Syntezowalności • Zależności
Atrybuty syntezy • Wybór obiektu graficznego • Modyfikacja właściwości • Dodawanie atrybutów
VHDL oraz Verilog jednocześnie Moduły komercyjne (IP) Ponowne wykorzystanie stworzonych projektów Łączenie modułów różnych typów Zmiana polityki VHDL Verilog VHDL Verilog VHDL Verilog VHDL Verilog Verilog IP VHDL IP VHDL VHDL Verilog Verilog VHDL Verilog VHDL Verilog VHDL Verilog VHDL & Verilog
Swoboda projektowania Diagram przepływu VHDL Schemat Blokowy VHDL Graf stanów Verilog
Ile czasu potrzeba na odtworzenie projektu? • Ewolucja a rewolucja projektu • Zmiana zespołu projektowego • Zrozumienie projektu przed ponownym użyciem • Analizowanie setek plików HDL • Analiza HDL - często wiele stylów • Przejście ze schematów do projektów HDL
HDL2Graphics • Tworzy : • strukturę hierarchiczną • kolejność kompilacji • równoważny opis graficzny
Import modułów komercyjnych (IP) Dodanie Komponentu I.P. 1 Znajdowanie pliku Źródła modułów komercyjnych 2 3 Z IP automatycznie tworzony jest komponent w projekcie
Import plików EDIF • Dołączanie modułów z innych projektów • Przejście ze schematu do projektu HDL
2 Integracja ze środowiskiem • Kontrola wersji • GNU RCS • CVS • Rationale ClearCase • Symulacja • MTI ModelSim • Cadence Verilog XL - Leapfrog - NC • Synopsys VSS- VCS • Synteza • Synopsys Design Compiler • Exemplar LeonardoSpectrum • Synopsys FPGA Express • Synplicity Synplify • HW SW Co-verification • Mentor Seamless CVE Simulator Plug-in Synthesis Plug-in Data Mgmt Plug-in User created Plug-in
Czy potrzebna nam kontrola wersji? • “…dwa dni temu fragment mojego projektu działał poprawnie, dziś nie działa. Nie wiem co się zmieniło...” • “...chcemy wykorzystać początkową wersję projektu do innego urządzenia, lecz dokonane modyfikacje uniemożliwiają to...” Kontrola wersji zapewnia ciągłość i przewidywalność projektu
Kontrola wersji • GNU RCS • CVS • Rationale Clearcase • Skrypty PERL • Rejestracja zmian • Pokazywanie historii • Blokada zmian • Zakładki • Środowisko
Kompilacja Skompilowane pliki symulatora Przetwarzanie i weryfikacja projektu • Automatyczna i stopniowa kompilacja i weryfikacja (VHDL & Verilog) • Wizualizacja przepływu sygnałów w trakcie symulacji Diagramy Integracja Symulator HDL Wywołanie środowiska testującego Generacja Pliki HDL
Praca ciągła Praca krokowa Breakpoint Wymuszanie sygnałów Wybór sygnałów do listy Symulacja Pełna kontrola symulacji z diagramów Renoir:
Animacja • Go Previous • Go Next • Movement • Go Time • Go Start • Go Latest • Data Capture • Clear Captured Events • Show Animation • Activity Trail • Choose Instance… • Link Diagrams Czerwony = bieżący stan Żółty = poprzedni stan
Wyniki symulacji • Wyświetlanie bieżącej wartości sygnału • Aktualizacja po zatrzymaniu symulatora
Szukanie przyczyny • Wybór przebiegu • Szukanie źródła zmiany stanu
Ustawienia syntezy • Prosty interfejs • Skrypty użytkownika • Praca wsadowa
“Cross Probing” • “Cross probing” pomiędzy postacią graficzną, tekstową HDL oraz schematem po syntezie • Weryfikacja po syntezie
Ulepszanie dokumentacji projektu • Łączenie i osadzanie obiektów • Komentarze HDL • Obsługa różnych formatów graficznych • MIF, WMF, PDF… • Tabela informacyjna
OLE : Obiekty dołączane i odnośniki • Drag & Drop z edytora • Edycja diagramu Renoir z poziomu dowolnego edytora
Komentarze • Wstawianie do kodu HDL (przed, po i na końcu linii) • Instrukcje pragma
Eksport grafiki • Eksportowanie dokumentacji w licznych formatach reprezentacji grafiki takich jak MIF, PDF, WMF, CGM i wielu innych z użyciem zewnętrznych programów konwertujących.
Tabelka informacyjna • Wszystkie diagramy mogą mieć blok tytułowy • Tabele mogą zawierać stałe, łańcuchy i zmienne systemowe (np. %date, %user) • Możliwość dostosowania tabel do potrzeb użytkownika
Podsumowanie Renoir <= potężne, kompleksowe narzędzie do projektowania systemów elektronicznych
Znaki firmowe • Renoir, Seamless-CVE & Monet są znakami firmowymi Mentor Graphics Corporation • LeonardoSpectrum jest znakiem firmowym Exemplar Logic, Inc. • V-System & ModelSim są znakami firmowymi Model Technology Incorporated • Leapfrog & Verilog-XL są znakami firmowymi Cadence Design Systems, Inc. • Verilog jest znakiem zastrzeżonym Cadence Design Systems, Inc. • Synopsys jest znakiem zastrzeżonym Synopsys, Inc. • Design Compiler, VSS Expert & VSS Professional są znakami firmowymi Synopsys, Inc. • VCS jest znakiem firmowym Synopsys, Inc. • Windows jest znakiem zastrzeżonym Microsoft Corporation • Windows NT jest znakiem firmowym Microsoft Corporation • Solaris jest znakiem zastrzeżonym Sun Microsystems, Inc. • HP-UX jest znakiem firmowym Hewlett Packard Company • Sledgehammer jest znakiem firmowym VHDL Technology Group • ClearCase jest znakiem firmowym Rationale Software
