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Technologies SoPC ( System On Programmable Chip )

Technologies SoPC ( System On Programmable Chip ). Jacques WEISS Supélec Campus de Rennes. Architectures SoPC ( System on Programmable Chip ). L’approche SoC (technologie ASIC) répond aux besoins de performances et d’intégration mais : elle est peu adaptée à l’évolutivité des systèmes

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Technologies SoPC ( System On Programmable Chip )

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Presentation Transcript

  1. Technologies SoPC(System On Programmable Chip) Jacques WEISS Supélec Campus de Rennes Architectures SoPC ; J. Weiss

  2. Architectures SoPC(System on Programmable Chip) • L’approche SoC (technologie ASIC) répond aux besoins de performances et d’intégration mais : • elle est peu adaptée à l’évolutivité des systèmes • elle reste réservée aux grands volumes de production • la fabrication et le test sont des étapes longues et coûteuses • L’approche SoPC (technologie FPGA) résoud ces problèmes : • développement et prototypage rapides • composant reconfigurable en quelques ms et à volonté • mais • la densité d’intégration est moindre (~10 Millions de portes) • la consommation est plus grande • les performances sont moindres Architectures SoPC ; J. Weiss

  3. SoPC : Co-Design Architectures SoPC ; J. Weiss

  4. SoPC : Soft Cores(NIOS et MicroBlaze) Feature Nios 3.1 MicroBlaze 3.2 Datapath 16 or 32 bits 32 bits Pipeline Stages 5 3 Frequency up to 150 MHz up to 150 MHz Gate Count 26,000–40,000 30,000–40,000 Register File up to 512 32 general purpose (window size: 32) and 32 special purpose Instruction Word 16 bits 32 bits Instruction Cache Optional Optional Hardware Multiplier Optional Optional Complexity 1100-1700 LE 450 Slices Utilisation d’une Partie du FPGA Pour le Coeur de processeur Architectures SoPC ; J. Weiss

  5. SRAM PBM IRQ CPU FLASH Timer Serial Port UART Zone FPGA APEX EP20K200E SoPC : Soft Core (NIOS) • IP gratuite pour architectures Altera • Bus de données : 16/32 bits • Performance : jusqu’à 50 MIPS • Jeu d’instructions :16 bits • Architecture RISC5 niveaux de Pipeline • 1 Instruction/cycle • 1100 LE en mode 16 bits1700 LE en mode 32 bits. • 12% d’un APEX EP20K200E Architectures SoPC ; J. Weiss

  6. Exemple d’environnement SoPC (Quartus, Altera) Architectures SoPC ; J. Weiss

  7. EPXA1 JTAG SRAM ExternalMemoryInterfaces TraceModule PLL UART EPXA10 EPXA4 SRAM SRAM Timer DPRAM InterruptController ARM922T WatchdogTimer DPRAM DPRAM SoPC : Hard CoreEPXA10 (Altera, cœur ARM) Embedded Processor Stripe PLD Architectures SoPC ; J. Weiss

  8. Altera Excalibur(produits) Architectures SoPC ; J. Weiss

  9. Altera Excalibur(Architecture) Dual-PortSRAM interface DPSRAM APEX20KE PLD Configure SRAM Configuration Port Peripherals Master Port SDRAM Controller Flash Interface Slave Port ARM or MIPS Processor PLLs Architectures SoPC ; J. Weiss

  10. Altera Excalibur(communications) Architectures SoPC ; J. Weiss

  11. Altera Excalibur(Configuration) Excalibur ARM / MIPS Processor Processor SRAM Configuration Unit Hard-IP JTAG Link PLD Config Port Serial / Parallel PLD Configurator PLD Array PLD Architectures SoPC ; J. Weiss

  12. Xilinx Virtex II Pro • Up to 16 serial transceivers • 622 Mbps to 3.125 Gbps • PowerPC based • 420 Dhrystone MIPS at 300 MHz • 1 to 4 PowerPCs • 4 to 16 gigabit transceivers • 12 to 216 multipliers • 3,000 to 50,000 logic cells • 200k to 4M bits RAM • 204 to 852 I/O • $100-$500 (>25,000 units) PowerPCs Config. logic Architectures SoPC ; J. Weiss

  13. Virtex-II Pro(produits) Architectures SoPC ; J. Weiss

  14. Virtex II Pro (détails) Active InterconnectSegmented Routing enables predictability IP Immersion Metal ‘Headroom’ enables immersion Metal 9 Metal 8 Metal 7 Metal 6 Metal 5 Advanced Hard-IP Block (e.g. PowerPC CPU) Metal 4 Metal 4 Metal 3 Metal 3 Metal 2 Metal 2 Metal 1 Metal 1 Poly Poly Silicon Substrate Architectures SoPC ; J. Weiss

  15. Atmel FPSLIC FPGA reconfigurable à la volée Architectures SoPC ; J. Weiss

  16. Atmel FPSLIC AT94K 19 Architectures SoPC ; J. Weiss

  17. Atmel FPSLIC Matrice FPGA (AT40K) RAM Block : 32*4 bits, double port Architectures SoPC ; J. Weiss

  18. Atmel FPSLIC Cellule FPGA (AT40K) Architectures SoPC ; J. Weiss

  19. Triscend E5 chip Configurable logic 8051 processor plus other peripherals Memory Triscend E5 • Triscend E5: based on 8-bit 8051 CISC core (2000) • 10 Dhrystone MIPS at 40MHz • up to 40K logic gates • Cost only about $4 La société Triscend appartient à Xilinx Architectures SoPC ; J. Weiss

  20. Triscend A7 • Triscend A7 chip (2001) • Based on ARM7 32-bit RISC processor • 54 Dhrystone MIPS at 60 MHz • Up to 40k logic gates • $10-$20 in volume La société Triscend appartient à Xilinx Architectures SoPC ; J. Weiss

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