FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA

1. FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOSAna Isabela A. CunhaUFBA

2. SUMÁRIO • ETAPAS BÁSICAS DO PROCESSO DE CI’s  • SEQÜÊNCIA DE PROCESSO CMOS • O “LATCH-UP” • REFERÊNCIAS

3. ETAPAS BÁSICAS DO PROCESSO

4. PONTO DE PARTIDA “Wafer”: bolacha de silício monocristalino diâmetro: 75 mm a 230 mm espessura: < 1 mm • Método de Czochralski: • produção de silício monocristalino pela imersão e arraste de uma semente em uma pasta de silício policristalino (alta temperatura), acompanhados de rotação e resfriamento

5. EPITAXIA Crescimento de filme de silício sobre o “wafer” Temperaturas altas: 1000 a 1200 oC Ambiente: SiH4 Replicação da estrutura cristalina do “wafer” Possibilidade de dopagem não uniforme do substrato

6. Filmes utilizados: Função do filme: Dióxido de Silício Separação entre canal e porta (SiO2) Isolação entre camadas de conexão Proteção seletiva contra implantação iônica Nitreto de Silício Isolação (Si3N4)Proteção seletiva contra oxidação Polissilício Portas de transistores (“gates”) (silício policristalino) Interconexões Resistores Metal Interconexões (alumínio ou ligas) DEPOSIÇÃO DE FILME

7. DEPOSIÇÃO DE FILME Filmes: Método de deposição: Dióxido de Silício -Oxidação térmica (1000 oC) (SiO2) -CVD –“chemical vapor deposition”(450 a 750 oC) Nitreto de Silício -CVD (750 oC) (Si3N4) Polissilício -CVD (650 oC) (silício policristalino) Metal -evaporação a vácuo (alumínio ou ligas) -“sputtering”

8. filme substrato (“wafer” de silício) LITOGRAFIA Transferência de padrões geométricos para um filme através de máscara Técnica fotográfica:

9. polímero: “photoresist” filme substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica

10. máscara fotográfica filme substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica polímero: “photoresist”

11. raios ultra-violeta filme polímero alterado substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica

12. solvente orgânico filme polímero alterado substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica

13. filme polímero alterado substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica “Photoresit” negativo: O filme fica exposto nas regiões sob o polímero que não recebeu radiação

14. filme substrato (“wafer” de silício) LITOGRAFIA Técnica fotográfica “Photoresit” positivo: O filme fica exposto nas regiões sob o polímero que recebeu radiação

15. photoresist filme substrato (“wafer” de silício) CORROSÃO Remoção seletiva de porções de um filme depositado por exposição a um reagente químico Anisotropia da corrosão: grau de precisão na reprodução da máscara - maior em ambientes secos que em ambientes úmidos

16. íons acelerados cobertura substrato (“wafer” de silício) IMPLANTAÇÃO IÔNICA Dopagem do semicondutor através de bombardeio de átomos ionizados de impurezas Cobertura: polímero (“resist”), SiO2, Si3N4, polissilício

17. 1000 oC DIFUSÃO Penetração das impurezas dopantes por aplicação de altas temperaturas substrato (“wafer” de silício) Etapas que requerem altas temperaturas são acompanhadas de difusão

18. SEQÜÊNCIA DE PROCESSO CMOS

19. canal P canal N Circuito ilustrativo Admitamos: tecnologia CMOS poço n (substrato p) “photoresist” positivo Contato dreno-dreno: metal Contato porta-porta: polissilício

20. implante iônico difusão poço n Máscara de poço n SiO2 substrato p

21. corrosão poço n Máscara ativa Si3N4 SiO2 substrato p

22. implante de boro poço n “p channel stop”: impede a formação de camadas de inversão parasitas entre difusões n Máscara de poço p Si3N4 SiO2 substrato p

23. poço n Oxidação 1 Formação do óxido de campo: o Si3N4 atua como máscara (autoalinhamento) substrato p

24. poço n Oxidação 2 Eliminação do Si3N4 e o SiO2 Formação do óxido fino nas áreas ativas substrato p

25. Máscara de poço n Ajuste da tensão de banda plana implante iônico poço n substrato p

26. implante iônico poço n substrato p Máscara de poço p Ajuste da tensão de banda plana

27. polissilício poço n Deposição de polissilício - CVD substrato p

28. corrosão poço n Máscara de polissilício substrato p

29. implante de arsênico n+ n+ poço n Máscara n+ autoalinhamento com polissilício e SiO2 substrato p

30. implante de boro p+ p+ n+ n+ poço n Máscara p+ substrato p

31. PSG p+ p+ n+ n+ poço n Deposição de PSG PSG (“phosphosilicate glass”) = SiO2 dopado com fósforo Isolação: metal n+, p+, polissilício substrato p

32. corrosão via PSG p+ p+ n+ n+ poço n Máscara de contatos substrato p

33. p+ p+ n+ n+ poço n Fluidificação do PSG Temperatura alta: 1000oC Conseqüências: Arredondamento de arestas Difusão das regiões n+ e p+ Redução da eletromigração substrato p

34. p+ p+ n+ n+ poço n Deposição de filme de alumínio - metalização substrato p

35. corrosão p+ p+ n+ n+ poço n Máscara metálica substrato p

36. p+ p+ n+ n+ poço n Passivação Camada de SiO2 ou Si3N4 para proteção contra o ambiente substrato p

37. O “LATCH-UP”

38. VSS VDD p+ n+ n+ p+ p+ n+ NPN PNP Rsub Rwell Estruturas parasitas num circuito inversor n- p- VSS = tensão mais negativa VDD = tensão mais positiva

39. VSS VDD IE(NPN) Rwell NPN PNP Rsub Origem do fenômeno de “latch-up” Suposição inicial: corrente de emissor no TBJ NPN

40. VSS VDD IE(NPN) Rwell IC(NPN) NPN PNP Rsub Origem do fenômeno de “latch-up” - VBE(NPN) + A queda de tensão entre base e emissor do TBJ NPN cresce até colocá-lo em condução

41. VSS VDD IE(PNP) IE(NPN) Rwell IC(NPN) NPN PNP Rsub Origem do fenômeno de “latch-up” - VEB(PNP) + - VBE(NPN) + A tensão emissor-base do TBJ PNP cresce até colocá-lo em condução

42. VSS VDD IE(PNP) IE(NPN) Rwell IC(NPN) IC(PNP) NPN PNP Rsub Origem do fenômeno de “latch-up” - VEB(PNP) + - VBE(NPN) + Ocorre uma realimentação positiva: a corrente de coletor do transistor PNP reforça VBE do transitor NPN

43. VSS VDD IE(PNP) IE(NPN) Rwell IC(NPN) IC(PNP) NPN PNP Rsub Origem do fenômeno de “latch-up” - VEB(PNP) + - VBE(NPN) + Após o disparo, as fontes de polarização podem ser curto-circuitadas e a estrutura entra em colapso!

44. Medidas para evitar o “latch-up” Distanciar as regiões n+ (MOSFET canal N) e p+ (MOSFET canal P) para diminuir o ganho b dos TBJ’s Introduzir vários contatos p+ para o substrato, próximos entre si, para diminuir RSUB Introduzir vários contatos n+ para o poço n, próximos entre si, para diminuir RWELL

45. REFERÊNCIAS N.H. E. Weste, K. Eshraghian, “Principles of CMOS VLSI Design – A Systems Perspective”, Addison Wesley Publishing Company, Reading, 1994. Kaushik Roy, Low Power CMOS VLSI: Circuit Design, Wiley-Interscience, 2000. D. Clein, “CMOS IC Layout : Concepts, Methodologies, and Tools”, Butterworth-Heinemann, 2000. J.A. Borges, E.A. Schmitz, “Projetos de Circuitos Integrados”, Livros Técnicos e Científicos Editora Ltda. 1990. Mead &Conway, “Introduction to VLSI Systems”, Addison Wesle Publishing Company.