1. CMOS Technologie

2. Doel: prestaties en niet-functionele eigen-schappen van het ontwerp kunnen inschatten Onderwerpen: • De transistoren voor IC’s • NMOS, PMOS en CMOS • Technologie en werking van een CMOS transistor. • PMOS, NMOS en CMOS Invertor • CMOS Poortmodellen met

3. Gate polysilicium Metal Metal Ugs = Uth Ugs > Uth Ugs < Uth Isolator SiO2 Technologie voor digitale IC’s: De CMOS transistor • Waarom een CMOS transistor?Veldeffect heeft geen dynamische dissipatie. Een elektronische schakelaar met NMOS wordt opgebouwd uit halfgeleidermaterialen: Source n+ Drain n+ P substraat

4. S D G G S D NMOS geleiding: gate-source spanning min de drempelspanning spanning is positief: Ugate,source > Uthreshold Elektrische eigenschappen: PMOS geleiding: gate-source spanning min de drempelspanning spanning is negatief: Ugate,source < Uthreshold Symbolen: Drie gebieden: Cut-off: isolator Lineair: regelbare weerstand Saturation: geleiding

5. VO VOHmin VOLmax VI VILmax VIHmin PMOS, NMOS en CMOS Invertor

6. Logische bouwstenen in CMOS OR Voorbeelden van logische poorten: Full adder

7. Rp VOHmin VOLmax Cg Rn t1 t2 Elektrische eigenschappen CMOS Wat is de FAN OUT van een CMOS (driver)? Wordt bepaald door de capaciteit tussen gate en substraat en de maximale schakel-frequentie van het ontwerp. Voorbeeld: Twee invertors in serie (buffer), eerste is de driver, tweede is de bestuurde invertor. Bereken de maximale schakelfrequentie bij FAN-OUT van 1, 2 en 10. Ontladen kost: VA = Vdd ℮(-t/RnCg) Bereken tijd dat uitgang onbepaald is: Rn = 100Ω, Vdd = 2.5V, CG = 100pF. VOHmin = 1.35 V en VOLmax = 1,05V VA

8. Timing: Static 1/0 hazard §2.4 Ontstaan van onbedoelde signaalveranderingen: • Implementatie van HW functie: netwerk van poorten • Poort heeft een eindige delay: y = f(a) na een delaytijd • Meerdere paden hebben vaak verschillende delay tijd wat problemen kan veroorzaken. • Veel problemen kunnen voorkomen worden door sequentiele schakeling te bouwen: alle veranderingen gebeuren op een systeemklok. • Race conditie: twee ingangssignalen die niet gelijktijdig aankomen, hierdoor kan bv de situatie ontstaan dat een state diagram anders doorlopen wordt, boek → § 12.3; voornamelijk bij asynchrone schakelingen. • Static hazard: spike die ontstaat door verschillende looptijden van interne signalen: Voorbeeld logische schakeling: F = AC + BC’

9. Timing: Static 1/0 hazard §2.4 • Static hazard ontstaat doordat er in iedere term van een SOP dezelfde variabele of zijn complement voorkomt • Oplossen door redundancy toe te voegen waarin variabele niet voorkomt. • Dynamic hazards: 3 of meer signaal paden met ongelijke looptijd THUIS OPDRACHT: gebruik modelsim om bovenstaande static hazard te laten zien.