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SOC Design Lecture 9

SOC Design Lecture 9. HREADY, HTRANS. SM & SS Reminder. HCLK. HADDR. HWRITE. HWDATA. HRDATA. HWDATA 는 HADDR 보다 1 사이클 늦게 들어온다 . ( 동시에 줄 수도 있으나 긴 C.R. 때문에 ) 따라서 , HADDR 과 HWDATA 의 Muxing Timing 은 다르다. Data Transfer of MM & SS.

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SOC Design Lecture 9

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Presentation Transcript

  1. SOC Design Lecture 9 HREADY, HTRANS

  2. SM & SS Reminder HCLK HADDR HWRITE HWDATA HRDATA • HWDATA는 HADDR보다 1 사이클 늦게 들어온다. (동시에 줄 수도 있으나 긴 C.R. 때문에) • 따라서, HADDR과 HWDATA의 Muxing Timing은 다르다.

  3. Data Transfer of MM & SS • HWDATA의 Muxing을 위해, 1 사이클 더 늦은 Master Selection 신호가 필요하다. • 더 이상의 이슈는 없는가?

  4. HREADY from Slave • Let’s suppose that a slave is not ready as above two cases. • If a slave is not ready, it sends out hready low as above. • Find out the problems from the above timing diagrams?

  5. Answer • AMBA에서 Address와 Data는 사용 권한이 분리되어 있다. • 따라서 각 시점에서의 Address, Data 사용 권한을 나누어 생각해야 한다.

  6. SM SS Write and Read Again HCLK HADDR HWRITE HWDATA HRDATA • When the read operation really happens?

  7. htrans (=start) (=continous)

  8. Hadrs,hwrite는 동시간대, hwdata, hrdata는 다음 사이클에 유효. 트랜잭션 첫 사이클에 주소를 래치하고, 다음사이클에 실제 write나 read 수행. Hwrite는 계속 유효 해야 할까? 왜 계속 파형에 안 나올까?

  9. Hwrite는 트랜잭션 시작부터 마지막 코맨드 인가싯점까지 유효해야 함. 코맨드가 나가고 hwdata나 hrdata가 전송되는 싯점에 hwrite는 더 이상 유효할 필요 없음.

  10. HW # 1 (10 point) Master 1이 Write, Master 2가Read를 동시에 요청했는데 Master1과 Master2순서로 최 단시간에 처리를 하는 경우에 대한 파형을 그리시오. HREQ부터 Data Read가 완료되는 싯점까지 이제까지 배운 (HPROT, HSIZE를 제외한) 든 신호가 그려 져야 함. Slave는 하나이고 항상 Ready가 되어 있는 상태로 가정.

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