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第 4 章 总线技术与总线标准

第 4 章 总线技术与总线标准. 4 学时. 第 4 章 总线技术与总线标准（ 4 课时）. 4.1 总线技术 （掌握） 总线技术概述 总线仲裁 总线操作与时序 4.2 总线标准 （理解） 片内 AMBA 总线 PCI 系统总线 异步串行通信总线. 4.1 总线技术. 总线是计算机系统中的 信息传输通道 ，由系统中 各个部件所共享 。 总线的特点在于 公用性， 总线由多条通信线路（线缆）组成 计算机系统通常包含 不同种类的总线 ，在不同层次上为计算机组件之间提供通信通路 采用总线的原因 :

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第 4 章 总线技术与总线标准

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Presentation Transcript

  1. 第4章 总线技术与总线标准 4学时

  2. 第4章 总线技术与总线标准（4课时） 4.1 总线技术（掌握） • 总线技术概述 • 总线仲裁 • 总线操作与时序 4.2 总线标准（理解） • 片内AMBA总线 • PCI系统总线 • 异步串行通信总线

  3. 4.1 总线技术 • 总线是计算机系统中的信息传输通道，由系统中各个部件所共享。总线的特点在于公用性，总线由多条通信线路（线缆）组成 • 计算机系统通常包含不同种类的总线，在不同层次上为计算机组件之间提供通信通路 • 采用总线的原因: • 非总线结构的N个设备的互联线组数为N*(N-1)/2 • 非总线结构的M发N收设备间的互联线组数为M*N • 采用总线的优势 • 减少部件间连线的数量 • 扩展性好，便于构建系统 • 便于产品更新换代

  4. 总线要素 总线信号：有效电平、传输方向/速率/格式等 总线时序：规定通信双方的联络方式 电气性能 总线仲裁：规定解决总线冲突的方式 其它：如差错控制等 • 线路介质 • 种类：有线（电缆、光缆）、无线（电磁波） • 特性 • 原始数据传输率 • 带宽 • 对噪声的敏感性：内部或外部干扰 • 对失真的敏感性：信号和传输介质之间的互相作用引起 • 对衰减的敏感性：信号通过传输介质时的功率损耗 • 总线协议 机械性能 如接口尺寸、形状等

  5. 总线协议组件

  6. 总线分类 非通用总线（与具体芯片有关） 片内总线 芯片总线（片间总线、元件级总线） 按所处位置 (数据传送范围) 系统内总线（插板级总线） 通用标准总线 系统外总线（通信总线） 地址总线 数据总线 按总线功能 控制总线 同步 半同步 并行总线 按时序关系 (握手方式) 异步 按数据格式 同步 串行总线 异步

  7. 计算机系统的四层总线结构 计算机系统 扩展 接口板 其 他 计算机 系 统 主板 存储芯片 CPU 运算器 ④ 控制器 ③ ② ① 其 他 仪 器 系 统 I/O芯片 扩展 接口板 寄存器 ①片内总线 单总线形式 ②片(间)总线 三总线形式 ③系统总线、 (系统)内总线 如ISA、PCI ④外部总线、 (系统)外总线 如并口、串口

  8. 总线的组织形式 • 组织形式：单总线、双总线，多级总线 • 单总线 • 特征：存储器和I/O分时使用同一总线 • 优点：结构简单，成本低廉，易于扩充 • 缺点：带宽有限，传输率不高（可能造成物理长度过长）

  9. 双总线 • 特征：存储总线+I/O总线 • 优点：提高了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾 • 缺点：CPU繁忙

  10. 多级总线 • 特征：高速外设和低速外设分开使用不同的总线 • 优点：高效，进一步提高系统的传输带宽和数据传输速率 • 缺点：复杂

  11. 微机的典型多级总线结构 存储总线 高速IO总线 低速IO总线

  12. 微机系统中的内总线（插板级总线）

  13. 微机系统中的外总线（通信总线）

  14. 总线分类 非通用总线（与具体芯片有关） 片内总线 芯片总线（片间总线、元件级总线） 按所处位置 (数据传送范围) 系统内总线（插板级总线） 通用标准总线 系统外总线（通信总线） 地址总线 数据总线 按总线功能 控制总线 同步 半同步 并行总线 按时序关系 (握手方式) 异步 按数据格式 同步 串行总线 异步

  15. 三总线 MPU AB CB DB RAM ROM I/O接口 外设 程序 程序 程序地址 DSP 程序读总线 程序/数据写 数据读总线 数据写地址 数据读地址 外设 数据 数据 I/O接口 冯•诺依曼体系结构 哈佛体系结构

  16. 典型的控制信号 • 总线的控制信号 • 存储器写信号 • 存储器读信号 • I/O写信号 • I/O读信号 • 总线请求信号 • 总线授予信号 • 中断请求信号 • 中断应答信号 • 时钟信号 • 复位信号

  17. 总线隔离与驱动 • 不操作时把功能部件与总线隔离 • 同一时刻只能有一个部件发送数据到总线上 • 提供驱动能力 • 数据发送方必须提供足够的电流以驱动多个部件 • 提供锁存能力 • 具有信息缓存和信息分离能力

  18. A 0 B 0 8286 A B 1 1 A B 2 2 A B 3 3 A B 4 4 A B 5 5 A B 6 6 A B 7 7 OE T 总线电路中常用器件 • 三态总线驱动器 • 驱动、隔离 • 单向、双向

  19. V 1 20 CC DI DO 2 19 0 0 DI DO 3 18 1 1 STB DI DO 4 17 2 2 DI0 DI DO 5 16 3 3 DI1 DI DO 8282 6 15 4 4 OE DI DO 7 14 5 5 DO0 DI DO 8 13 6 DO1 6 DI DO 9 12 7 7 OE STB 10 11 GND 锁存器 • 信息缓存（有时也具有驱动能力） • 信息分离（地址与数据分离） 高阻 直通 保持

  20. 微机系统的三总线结构

  21. 最小模式总线连接

  22. T2 T1 T3 T4 CLK M/IO 低IO 高M A19~A16/S6~S3 A19~A16 S6 ~ S3 A15~0 ALE AD15~AD0 A15 ~ 0 D15~ 0 DT/R RD DEN CPU读存储器/IO的时序图

  23. T2 T1 T3 T4 CLK M/IO 低IO 高M A19~A16/S6~S3 A19~A16 S6 ~ S3 A15~0 ALE AD15~AD0 A15 ~ 0 D15~ 0 DT/R RD DEN CPU读存储器/IO的时序图

  24. CPU MN/MX INTA RD CLK WR READY M/IO RESET ALE BHE A19-A16 AD15-AD0 DEN DT/R CB 8284 时钟 发生器 地 A1 ~ A19 STB OE 8282 锁存器 AB RESET READY BHE A0 AD15 ~ AD0 CS I/O 接口 CSH 奇地址存储体 CSL 偶地址存储体 T OE 8286 收发器 D7 ~ D0 DB D15 ~ D8 微机系统三总线 ＋5V 读写控制 读写控制 读写控制

  25. 单CPU系统8086读操作总线周期时序

  26. 单CPU系统8086写操作总线周期时序

  27. 比较读/写区别?

  28. 总线的性能指标 • 总线时钟频率：总线上的时钟信号频率 • 总线宽度：数据线、地址线宽度 • 总线速率：总线每秒所能传输数据的最大次数。 • 总线速率=总线时钟频率/总线周期数 • 总线周期数：总线传送一次数据所需的时钟周期数 • 有些几个周期才能传输1个数据 • 总线带宽：总线每秒传输的字节数 • 同步方式 • 总线负载能力

  29. 总线宽度 • 总线宽度：笼统地说，就是总线所设置的通信线路（线缆）的数目。具体地说，就是总线内设置用于传送数据信号的数目为数据总线宽度，用于传输地址信号的数目为地址总线宽度，如8位、16位、32位、64位等 • 数据总线宽度在很大程度上决定了计算机总线的性能 • 地址总线宽度则决定了系统的寻址能力

  30. 总线带宽 • 总线带宽(bus band width) 表示单位时间内总线能传送的最大数据量（bps/Bps） • 用“总线速率×总线位宽/8=时钟频率×总线位宽/(8×总线周期数)”表示 • 总线位宽：数据信号线的数目，同一时刻传输的数据位数 • 总线复用；成本、串扰； • 时钟频率 • 总线偏离（skew）、兼容性

  31. 例 • CPU的前端总线(FSB)频率为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽为64bit • 则FSB的带宽为400×64/(8×1/4)=1.28GB/s • 或800×64/(8×1/4)=2.56GB/s • PCI总线的频率为33.3MHz，位宽为32位或64位，总线周期数为1 • 则PCI总线的带宽为：33.3×32/8=133MB/s • 或33.3×64/8=266MB/s

  32. 4.1.2 总线仲裁 • 总线仲裁(arbitration)也称为总线判决，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控制权 • 其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突 • 分布式(对等式)仲裁 • 控制逻辑分散在连接于总线上的各个部件或设备中 • 协议复杂且昂贵，效率高 • 集中式(主从式)仲裁 • 采用专门的控制器或仲裁器 • 总线控制器或仲裁器可以是独立的模块或集成在CPU中 • 协议简单而有效，但总体系统性能较低

  33. 菊花链（串行）总线仲裁 主控模块1 总线仲裁器 主控模块N 主控 模块2 允许BG …… 请求BR 忙BB 特点：各主控模块共用请求信号线和忙信号线，其优先级别由其在链式允许信号线上的位置决定； 优点：具有较好的灵活性和可扩充性； 缺点：主控模块数目较多时，总线请求响应的速度较慢；

  34. 三线菊花链仲裁原理 • 任一主控器Ci发出总线请求时，使BR＝1 • 任一主控器Ci占用总线，使BB＝1，禁止BG输出 • 主控器Ci没发请求(BRi=0)，却收到BG(BGINi＝l)，则将BG向后传递(BGOUTi＝l) • 当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG＝1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB＝0时，它可以占用一个或几个总线周期 • 若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。 • Ci接管总线后， BG信号不再后传， 即BGOUTi＝0 主控模块1 总线仲裁器 主控模块N 主控 模块2 允许BG …… 请求BR 忙BB

  35. 并行仲裁 总线 总线仲裁器 … C1 C2 Cn BR1 BG1 BR2 BG2 … BRn BGn BB BCLK（总线时钟） 各主控器有独立的总线请求BR、总线允许BG，互不影响 总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi 特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定； 优点：总线请求响应的速度快； 缺点：扩充性较差；

  36. 串并行二维仲裁 允许BG 忙BB 请求BR 从下一设备 总线仲裁器 到下一设备 …… 主模块4 主模块3 主模块1 主模块2 综合了前两种仲裁方式的优点和缺点

  37. IN OUT 主设备1 IN OUT 主设备2 IN OUT 主设备3 IN OUT 主设备4 IN OUT 主设备5 总线请求 总线忙 +5V 仲裁线 总线 分布式总线仲裁方式 • 总线上各个设备都有总线仲裁模块 • 当任何一个设备申请总线，置“总线忙”状态，以阻止其他设备同时请求

  38. 4.1.3 总线操作与时序 • 总线操作：计算机系统中，通过总线进行信息交换的过程称为总线操作 • 总线周期：总线设备完成一次完整信息交换的时间 • 读/写存储器周期 • 读/写IO口周期 • DMA周期 • 中断周期 • 多主控制器系统，总线操作周期一般分为四个阶段 • 总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段 • 单个主控制器系统，则只需要寻址和传数两个阶段

  39. 总线主控制器的作用 • 总线系统的资源分配与管理 • 提供总线定时信号脉冲 • 负责总线使用权的仲裁 • 不同总线协议的转换和不同总线间数据传输的缓冲

  40. 总线时序 • 总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送 • 总线时序类型 • 同步：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系 • 异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制 • 半同步：具有同步总线的高速度和异步总线的适应性

  41. 同步时钟 地址信号 延时 数据信号 控制信号 同步并行总线时序 • 特点 • 系统使用同一时钟信号控制各模块完成数据传输 • 一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束 • 地址、数据及读/写等控制信号可在时钟沿处改变 • 优点：电路设计简单，总线带宽大，数据传输速率快 • 缺点：时钟以最慢速设备为准，高速设备性能将受到影响

  42. 异步并行总线时序 • 特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作 • 优点：全互锁方式可靠性高，适应性强 • 缺点：控制复杂，交互的联络过程会影响系统工作速度 ① 准备好接收 （M发送地址信号） 地址信号 ③ ②已送出数据 （S发送数据信号） 主设备 联络信号 ① ④ ③已收到数据 （M撤销地址信号） 从设备 联络信号 ② ④完成一次传送 （S撤销数据信号） 数据信号

  43. 半同步并行总线时序 • 特点：同时使用主模块的时钟信号和从模块的联络信号 • 优点：兼有同步总线的速度和异步总线的可靠性与适应性 • CLK信号作为快速设备的同步时钟信号 • Ready信号可作为慢速设备的异步联络信号

  44. 4.2 总线标准 • 总线标准包括： • 逻辑规范：逻辑信号电平 • 时序规范 • 电气规范 • 机械规范 • 通信协议

  45. 4.2.1 SoC的片内总线 • 片上总线特点 • 简单高效 • 结构简单：占用较少的逻辑单元 • 时序简单：提供较高的速度 • 接口简单：降低IP核连接的复杂性 • 灵活，具有可复用性 • 地址/数据宽度可变、互联结构可变、仲裁机制可变 • 功耗低 • 信号尽量不变、单向信号线功耗低、时序简单 • 片内总线标准 • ARM的AMBA 、IBM的CoreConnect • Silicore的Wishbone、Altera的Avalon

  46. ARM的AMBA: Advanced Microcontroller Bus Architecture • 先进高性能总线AHB （Advanced High-performance Bus） • 适用于高性能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等 • 先进系统总线ASB（Advanced System Bus） • 适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线 • 先进外设总线APB（Advanced Peripheral Bus） • 适用于低功耗外部设备，经优化减少了功耗和接口复杂度 • 适合较复杂的应用，需要遵守较简单的操作协议；拥有众多的第三方支持

  47. AMBA总线

  48. AMBA2.0总线结构图 高性能 ARM核 高性能片上 RAM AHB or ASB 高带宽片外存储器接口 高性能 DMAC核 桥 UART 键盘 APB Timer PIO

  49. IBM CoreConnect • 处理器局部总线PLB（Processor Local Bus） • 高带宽、低延迟、高性能 • 连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备 • 片内的外设总线OPB（On-chipPeripheralBus） • 连接低性能设备，减少其对PLB的性能影响 • 通过OPB桥实现PLB主设备和OPB从设备的数据传输 • 设备控制寄存器总线DCR（DeviceControlRegister） • 用于配置PLB设备和OPB设备的状态寄存器和控制寄存器 • 减轻PLB总线在低性能状态下的负荷 • 方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用

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