Download
1 / 95
960 likes | 1.24k Vues
Pamięci. Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz. Opracował: Andrzej Nowak. Rodzaje pamięci. Rodzaje pamięci – podział ogólny.
E N D
Pamięci Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz Opracował: Andrzej Nowak
Rodzaje pamięci – podział ogólny RAM(ang. Random Access Memory), - pamięć o dostępie swobodnym –przeznaczona do zapisu i odczytu. RAM jest pamięcią ulotną, co oznacza, że po wyłączeniu zasilania informacja w niej przechowywana jest tracona. ROM(ang. Read Only Memory) – pamięć półprzewodnikowa – pamięć o dostępie swobodnymprzeznaczona do odczytu. ROM jest pamięcią nieulotną.
Podstawowe definicje Pamięciami półprzewodnikowymi nazywamy cyfrowe układy scalone przeznaczone do przechowywania większych ilości informacji w postaci binarnej.
Podstawowe definicje Adres –niepowtarzalna liczba (numer) przypisana danemu miejscu (słowu) w pamięci w celu jego identyfikacji Słowo w pamięci – zestaw pojedynczych komórek (pojedynczych bitów) pamięci, do którego odwołujemy się pojedynczym adresem Organizacja pamięci – sposób podziału obszaru pamięci na słowa
Podstawowe parametry Pamięć o dostępie swobodnym –pamięć, dla której czas dostępu praktycznie nie zależy od adresu słowa w pamięci, czyli od miejsca, w którym jest przechowywana informacja Transfer danych – maksymalna liczba danych, jaką możemy odczytywać z pamięci lub zapisywać do pamięci w danej jednostce czasu
Podstawowe parametry Czas dostępu – czas, jaki musi upłynąć od momentu podania poprawnego adresu słowa w pamięci do czasu ustalenia się poprawnej wartości tego słowa na wyjściu pamięci w przypadku operacji odczytu lub w przypadku operacji zapisu – czas, jaki upłynie do momentu zapisania wartości do tego słowa z wejścia pamięci. Pojemność pamięci – maksymalna liczba informacji, jaką możemy przechować w danej pamięci
M - pojemność pamięci, n - długość słowa przez, m - ilość linii adresowych M = n x 2m DB AB R/W# CS# MEM
Organizacja – bitowa, 32x1b Organizacja – bajtowa, 4x1B R/W# CS# R/W# CS# dane adres dane adres Organizacja pamięci
1. Zwiększanie długości słowa W celu zwiększenia długości słowa szerszą magistralę danych budujemy z bitów linii danych kolejnych układów scalonych pamięci, natomiast magistralę adresową i sygnały sterujące łączymy równolegle.
Zwiększanie długości słowa Wyjście/wejście danych D0 D1 Adresy D2 CS# D3 R/W# D0 D1 D2 D3 D0
2. Zwiększanie liczby słów W celu zwiększenia liczby słów pamięci zwiększamy liczbę potrzebnych adresów, a co za tym idzie – rozbudowujemy szynę adresową o dodatkowe bity potrzebne do uzyskania tych adresów. Przy niezmienionej długości słowa szyna danych pozostaje bez zmian. Dodatkowe bity adresu służą, przy wykorzystaniu dekodera, do wyboru jednego z łączonych układów pamięci, z którego odczytamy lub do którego zapiszemy informację. Wyboru dokonujemy przy użyciu wejścia CS# uaktywniającego układy scalone pamięci. Magistrale adresowe, danych i sygnały sterujące układów, z których budujemy nowy blok pamięci, łączymy równolegle.
DB (D0-D3) Zwiększanie ilości słów 4 256k x 4b CS# R/W RW# CS# 256k x 4b Dekoder RW# A19 Adres A18 A17-A0 CS# 256k x 4b 18 RW# CS# 256k x 4b RW#
Pamięci dynamiczne RAM Komórki pamięci dynamicznych magazynują ładunki na określonej, niewielkiej pojemności elektrycznej. Pojemnośćnienaładowanaoznaczazero logiczne. Pojemnośćnaładowanaoznacza zapisanąjedynkę logiczną.
Obsługa asynchronicznych pamięci DRAM • Adres słowa, na którym chcemy wykonać operację, podawany jest w dwóch częściach zwanych: • adres wiersza, • adres kolumny; Taki sposób adresowania upraszcza konstrukcję – wyprowadzeń szyny adresowej dekoderów adresów.
Dane Adres MEM RAS# WE# (ang. Write Enable)- zezwolenie na zapis informacji OE# (ang. Output Enable)- zezwolenie na odczyt CE# (ang. Chip Enable)- równoważny CS# RAS# (ang. Row Adress Select) i CAS# (ang. Column Adress Select) - związane z wprowadzeniem adresu do pamięci CAS# WE# OE# CE# Wyprowadzenia pamięci DRAM
Matryca komórek pamiętających Wejście adresowe RAS# CAS# DW – dekoder wierszy DK – dekoder kolumn RZW – rejestr zatrzaskowy adresu wiersza RZK – rejestr zatrzaskowy adresu kolumny DW RZW DK - zaadresowane słowo w pamięci RZK Sposób adresowania słowa w pamięciach DRAM
0 dla aktywnego sygnału RAS 1 dla aktywnego sygnału CAS Adres wiersza S n We 0 2n n Do wejścia adresowego pamięci DRAM n We 1 Adres kolumny Układ konwersji adresu systemowego na adres dla pamięci DRAM
Adresowanie pamięci DRAM • Poprawne zaadresowanie pamięci DRAM wymaga wykonania po kolei następujących czynności: • Podanie starszej części adresu na linie adresowe pamięci DRAM jako adresu wiersza, a następnie wytworzenie aktywnego zbocza sygnału RAS#, powodującego zapamiętanie tego adresu w rejestrze zatrzaskowym adresu wiersza. • Odmierzenie określonego, wymaganego opóźnienia czasowego. • Podanie młodszej części adresu na linie adresowe pamięci DRAM jako adresu kolumny i wytworzenie aktywnego zbocza sygnału CAS# powodującego zapamiętanie tego adresu w rejestrze zatrzaskowym adresu kolumny.
Adresowanie pamięci DRAM Następnie, zgodnie z sygnałami sterującymi OE# lub WE#, wytwarzana jest operacja odczytu lub zapisu na zaadresowanym słowie. Po operacji odczytu odmierzane jest kolejne opóźnienie czasowe przed rozpoczęciem następnego cyklu, potrzebne do doładowania pojemności komórek pamiętających odczytywane słowo (w praktyce odświeżany jest cały wiersz).
tC ta tPD tD RAS-CAS RAS# CAS# Adres kolumny Adres wiersza Adres wiersza Wejścia adresowe pamięci OE# Wejścia danych Ważne dane Rodzaj informacji na magistrali Magistrala zawieszona Operacja odczytu dla pamięci DRAM
tC– minimalny czas pomiędzy dwoma kolejnymi cyklami ta– czas dostępu - czasjaki upłynął od momentu pojawienia się poprawnych danych na magistrali danych tD RAS-CAS– czas opóźnienia sygnału CAS# względem sygnału RAS# tPD– (ang. precharge delay) czas potrzebny do doładowania komórek pamięci odczytywanego słowa
tC tD RAS-CAS RAS# CAS# Adres kolumny Adres wiersza Adres wiersza Wejścia adresowe pamięci WE# Wejścia danych Ważne dane Rodzaj informacji na magistrali Magistrala zawieszona Operacja zapisu dla pamięci DRAM
Tryby konwencjonalny dostępu do pamięci (Page Mode) Najstarszy tryb dostępu do pamięci dynamicznej to oddzielane adresowanie wiersza i kolumny dla każdego cyklu. Adres wiersza zdejmowany jest przez układ pamięciowy z szyny adresowej w momencie wykrycia opadającego zbocza sygnału sterującego – RAS (ang. Row Adress Select). Po zatrzaśnięciu tego fragmentu adresu w rejestrze wejściowym następuje krótkotrwałe zwolnienie szyny adresowej, po czym odkłada się na niej fragment adresu odpowiedzialny za numer kolumny. Adres ten wprowadzany jest do układu pamięciowego w momencie zdekodowania opadającego zbocza sygnału sterującego – CAS (ang. Column Adress Select)
Tryby dostępu do pamięci (Page Mode) Odczyt: Układ pamięciowy ocenia w momencie zdejmowania adresu kolumny również stan końcówki – WE. Jeżeli jest on wysoki, rozpoznany zostaje cykl odczytu i zawartość zaadresowanej komórki wyprowadzana jest na szynę danych. Zapis: Jeżeli sygnał na linii sterującej – WE znajduje się na poziomie niskim, układ rozpoznaje cykl zapisu i pobiera dane z szyny danych. Tryb adresowania komórki jest taki sam jak w przypadku odczytu.
RAS# CAS# Adres kolumny Adres wiersza WE# Ważne dane Operacja odczytu dla pamięci Page Mode
RAS# CAS# Adres kolumny Adres wiersza WE# Ważne dane Operacja zapisu dla pamięci Page Mode
Tryby konwencjonalny dostępu do pamięci FPM (Fast Page Mode)
Tryby dostępu do pamięci FPM (Fast Page Mode) Tryb FPM oferuje pewne skrócenie czasu dostępu. Różnica w stosunku do trybu konwencjonalnego polega na uproszczeniu mechanizmu adresowania. Dostęp do dowolnej komórki pamięci operacyjnej PC nie odbywa się poprzez odczytanie (lub zapis) tylko jednej wartości. Szczegóły konstrukcyjne wynikające z samej architektury (magistrale) narzucają bardziej racjonalny styl postępowania; wymiana danych między pamięcią a resztą systemu odbywa się w porcjach po kilka bajtów równocześnie.
Tryby dostępu do pamięci FPM (Fast Page Mode) Odczyt: Sygnał na linii kluczącej adresu wiersza – RAS utrzymuje się na poziomie niskim do czasu zakończenia ostatniego cyklu pakietu. Odczyt rozpoznawany jest dzięki utrzymywaniu sygnału na linii –WE na poziomie wysokim. Zapis: Zapis nie różni się od odczytu niczym szczególnym, prócz zmiany poziomu sygnału linii sterującej – WE. Jego stan musi być utrzymywany na poziomie niskim.
RAS# CAS# Adres kolumny 1 Adres kolumny 2 Adres kolumny 3 Adres wiersza 1 WE# Ważne dane Operacja odczytu dla pamięci FPM
RAS# CAS# Adres kolumny 1 Adres kolumny 2 Adres kolumny 3 Adres wiersza 1 WE# Ważne dane Operacja zapisu dla pamięci FPM
Tryby konwencjonalny dostępu do pamięci EDO (Extended Data Out)
Tryby dostępu do pamięci EDO (Extended Data Out) Pamięci dynamiczne EDO są kolejnym etapem rozwoju prowadzącym do skrócenia czasu dostępu.
Tryby dostępu do pamięci EDO (Extended Data Out) Odczyt: Charakterystyczne dla EDO jest to, że aktualny cykl dostępu do pamięci może się rozpocząć przed zakończeniemcyklu poprzedniego, a dane utrzymywane są na wyjściu przez czas dłuższy niż w przypadku pamięci konwencjonalnej lub FPM. Zapis: Korzyści płynące z zastosowania pamięci tego typu pojawiają się jedynie w czasie realizacji cykli odczytu. Zapis do EDO nie różni się niczym od dostępu do pamięci konwencjonalnej.
RAS# CAS# Adres kolumny 1 Adres kolumny 2 Adres kolumny 3 Adres wiersza 1 WE# Ważne dane Operacja odczytu dla pamięci EDO
Tryby dostępu do pamięci BEDO (Burst EDO) • Pamięci tego typu stanowią kombinację dwóch idei: • wydłużenia czasu obecności danych na końcówkach wyjściowych (EDO) • strumieniowania (Pipelining). • Pamięci tego typu nie są obecnie wykorzystywane, gdyż firma Intel nigdy nie dokonała implementacji tego typu pamięci do swoich układów, nastawiając się od początku na pamięci synchroniczne (SDRAM).
Porównanie trybów pracy pamięci dynamicznych 100ns 300ns 400ns 200ns DRAM RAS CAS R2 C4 ADR C3 C2 R4 C1 R1 R3 DATA R4/C4 R1/C1 R2/C2 R3/C3 FPM RAS CAS C4 R1 C3 C1 C2 ADR DATA R4/C4 R3/C3 R2/C2 R1/C1 EDO RAS CAS C4 ADR C3 C2 R1 C1 R1/C1 DATA R2/C2 R4/C4 R3/C3 0
