1 / 10

Dynamic Properties of Xilinx Virtex Architecture with Varying Bus Lengths

Evaluation of the dynamic properties of a bus of different lengths on Xilinx Virtex architecture. Manual CLB placement and static timing analysis were used in a simple circuit solution. Examples of standard and manual CLB shift. Timing analysis output. Conclusion on bus length impact on delay and period, minimal slowdown, recommendation for automated placement. Investigation on network delay independence of wire lengths.

rimona
Télécharger la présentation

Dynamic Properties of Xilinx Virtex Architecture with Varying Bus Lengths

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. 2. projekt - sběrnice Milan Ptáček, Robert Lufinka, Oldřich Nič

  2. Zadání • pozorujte realizaci a zjistěte dynamické vlastnosti realizace sběrnice různé délky na architektuře Xilinx Virtex Milan Ptáček, Robert Lufinka, Oldřich Nič

  3. Způsob řešení • jednoduchý obvod, ruční umísťování CLB, statická časová analýza • obvod Milan Ptáček, Robert Lufinka, Oldřich Nič

  4. Příklad • standardní rozmístění Milan Ptáček, Robert Lufinka, Oldřich Nič

  5. Příklad • ruční posun o 2 CLB Milan Ptáček, Robert Lufinka, Oldřich Nič

  6. Výstup časové analýzy Timing constraint: Default period analysis 64 items analyzed, 0 timing errors detected. Minimum period is 5.209ns. Maximum delay is 10.559ns. -------------------------------------------------------------------------------- Timing constraint: Default net enumeration 16 items analyzed, 0 timing errors detected. Maximum net delay is 3.098ns. -------------------------------------------------------------------------------- All constraints were met. Milan Ptáček, Robert Lufinka, Oldřich Nič

  7. Tabulka a graf 1Minimální perioda a max. frekvence Milan Ptáček, Robert Lufinka, Oldřich Nič

  8. Tabulka a graf 2Maximální zpoždění Milan Ptáček, Robert Lufinka, Oldřich Nič

  9. Tabulka a graf 3Maximální zpoždění sítě Milan Ptáček, Robert Lufinka, Oldřich Nič

  10. Závěr • čím delší sběrnice, tím větší zpoždění a perioda • zpomalení není nijak drastické • je vhodné používat automatické umísťování a propojování • co jezpoždění sítě a proč nezávisí na délce vodičů? Milan Ptáček, Robert Lufinka, Oldřich Nič

More Related