4-BIT FAST ADDER (look ahead carry 방식 )

1. 4-BIT FAST ADDER(look ahead carry 방식) 시립인천대학교 전자공학과 960815 정인석 960777 김응기

2. 순서1. 4-bit fast adder 개념 설명2. 4-bit fast adder의 Diagram3. P-SPICE를 이용한 회로도 설계 및 파형 검출4. Layout 5. 응 용 예6. 결과분석

3. 4-Bit fast adder의 개념 소개 • 일반 4bit full-adder의 Diagram B3 A2 B2 A1 B1 A0 B0 A3 FA FA FA FA C2 C1 C0 C3 C4 SUM3 SUM2 SUM1 SUM0 (그림 1:FULL ADDER를 이용한 구성도)

4. 4-Bit fast adder의 개념 소개 - 위 구성도는 일반 FAST- ADDER의 BLOCK DIAGRAM이며 이 방식을 사용하게 되면 회로 구성이 FULL ADDER 4개로만 구성되기에 설계가 용이 하다는 장점은 있으나, 병렬로 동시에 입력 되는 입력값(A3,A2,A1,A0 : B3,B2,B1,B0)에 대해 각 단의 CARRY값이 생성 될 때까지 상위 단으로 갈수록 DELAY가 늘어나며, 동시 입력된 입력 값에 대해 동시 출력(SUM 1,2,3,4)값을 추출 할 수 없다는 단점을 갖고 있다. 특히, CARRY 각 단의 입력 CARRY의 생성 지연시간은 N-BIT의 MSB 의 경우 N*Td + a 이며 이는 입력 BIT가 증가하면 할수록 ADDER의 동작속도는 느려지는 치명적인 단점을 갖고 있다. (Td = FA에서 CARRY 생성 시간 ) - 이를 개선하기 위해 LOOK AHEAD CARRY 방식을 이용한 FAST ADDER 를 설계한다.

5. 4-Bit fast adder의 개념 소개 -방식: 각 단에 입력될 CARRY를 동시에 추출하고 이를 이용해 각 단의 SUM과 ROUND될 CARRY를 생성한다. (그림2)

6. 4-Bit fast adder의 개념 소개 (그림 3)

7. 4-Bit fast adder의 개념 소개 • 그림 3은 CARRY 생성 회로도 이며, 그림 2는 그림 3에서 볼 수 있듯이 CARRY생성시 필요한 Gi , Pi를 생성하는 회로이다. 4BIT FAST ADDER의 상용 TTL 은 74LS283P가 있으며 이 TTL의 CARRY출력은 평균 10.5 (ns)이다. - 진리표

8. 4-Bit fast adder의 Diagram • 회로 구성은 상용 TTL의 74LS283P의 회로도를 참조하였음

9. P-SPICE를 이용한 Schematic. 2-NAND & 2-NOR

10. P-SPICE를 이용한 Schematic. • 3-NAND & 4-NAND

11. P-SPICE를 이용한 Schematic. • 5-NAND & 3-NOR

12. P-SPICE를 이용한 Schematic. • 4-NOR & 5-NOR

13. P-SPICE를 이용한 Schematic. • XOR

14. P-SPICE를 이용한 Schematic.

15. P-SPICE를 이용한 파형 검출. (delay) Carry의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우) Rising delay= 42.246 - 30.5 = 11.746 nS Falling delay= 73.8 - 70.5 = 3.3 nS

16. P-SPICE를 이용한 파형 검출. (delay) Sum-1 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우) Rising delay= 36.398 - 30.5 = 5.898 nS Falling delay= 78.223 - 70.5 = 7.723 nS

17. P-SPICE를 이용한 파형 검출. (delay) Sum-2 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우) Rising delay= 37.266 - 30.5 = 6.766 nS Falling delay= 77.269 - 70.5 = 6.769 nS

18. P-SPICE를 이용한 파형 검출. (delay) Sum-3 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우) Rising delay= 37.021 - 30.5 = 6.521 nS Falling delay= 76.454 - 70.5 = 5.954 nS

19. P-SPICE를 이용한 파형 검출. (delay) Sum-4 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우) Rising delay= 40.582 - 30.5 = 10.082 nS Falling delay= 76.023 - 70.5 = 5.523nS

20. P-SPICE를 이용한 파형 검출. C0=L, A1~4=L, B1~4=L, Cl = 0.1pF인 경우

21. P-SPICE를 이용한 파형 검출. C0=L, A1~4=H, B1~4=L, Cl = 0.1pF인 경우

22. P-SPICE를 이용한 파형 검출. C0=L, A1~4=L, B1~4=H, Cl = 0.1pF인 경우

23. P-SPICE를 이용한 파형 검출. C0=L, A1~4=H, B1~4=H, Cl = 0.1pF인 경우

24. P-SPICE를 이용한 파형 검출. C0=H, A1~4=L, B1~4=L, Cl = 0.1pF인 경우

25. P-SPICE를 이용한 파형 검출. C0=H, A1~4=H, B1~4=L, Cl = 0.1pF인 경우

26. P-SPICE를 이용한 파형 검출. C0=H, A1~4=H, B1~4=H, Cl = 0.1pF인 경우

27. Layout • 2-NAND(LVS 후 출력 파형 검사) Rising delay: 63.913 - 63.502 =0.411 nS Falling delay: 42.770 - 42.499 =0.271 nS

28. Layout • 3-NAND(LVS 후 출력 파형 검사) Rising delay:63.937 - 63.502 =0.435 nS Falling delay: 42.807 - 42.499 =0.308 nS

29. Layout • 4-NAND(LVS 후 출력 파형 검사) Rising delay:63.993 - 63.494 =0.499 nS Falling delay: 42.902 - 42.506 =0.396 nS

30. Layout • 5-NAND(LVS 후 출력 파형 검사) Rising delay:63.982 - 63.496 =0.486 nS Falling delay: 43.045 - 42.504 =0.541 nS

31. Layout • 2-NOR(LVS 후 출력 파형 검사) Rising delay: 22.122 - 21.497 =0.625 nS Falling delay: 31.645 - 31.500 =0.145 nS

32. Layout • 3-NOR(LVS 후 출력 파형 검사) Rising delay: 22.586 - 21.497 =1.089 nS Falling delay: 31.564 - 31.500 =0.064 nS

33. Layout • 4-NOR(LVS 후 출력 파형 검사) Rising delay: 23.192 - 21.497 =1.695 nS Falling delay: 31.625 - 31.500 =0.125 nS

34. Layout • 5-NOR(LVS 후 출력 파형 검사) Rising delay: 23.902 - 21.497 =2.405 nS Falling delay: 31.614 - 31.500 =0.114 nS