ディジタル回路　第 2 回 CMOS の中身と CMOS 回路

ディジタル回路　第2回CMOSの中身とCMOS回路 情報工学科天野英晴

MOS（Metal Oxide Silicon) FET（Field Effect Transistor)のスイッチングモデル Drain Source Gate Gate Source Drain pMOS G=LONS-Dがショート G=H OFF S-Dがオープン nMOS G=HONS-Dがショート G=L: OFF S-Dがオープン

n-MOSトランジスタの 構造（p.23) ここは実は距離が短い！チャネルと呼ぶ Gはポリシリコンと呼ぶ導体でできている G S D 酸化膜 n型拡散層 n型拡散層 p型サブストレート（土台） Gは、酸化膜の絶縁体でp型サブストレートとは絶縁されている SとDはp型サブストレートにより絶縁されているこのままだとどうにもならない p型はホールがたくさん居る。しかし、このp型サブストレートにはホールと結合されない電子がちょっとだけ居る→マイナーキャリアこれがミソ！

n-MOSトランジスタの 構造（p.23) G ＋の電圧を印加 S D 電解効果＋＋＋＋＋＋＋＋＋＋ n型拡散層 n型拡散層 p型サブストレート（土台） Gに＋の電圧を印加マイナスの電荷を持つ電子が集まってくる

n-MOSトランジスタの 構造（p.23) G ＋の電圧を印加 S D 電解効果＋＋＋＋＋ n型拡散層 n型拡散層 p型サブストレート（土台）電子の多い部分はn型として働く→反転層これによってSとGがn型でくっつく→　ON

うんちく：エンハンスメント型とディプリーション型うんちく：エンハンスメント型とディプリーション型 S-D間電流 S-D間電流ゲート電圧ゲート電圧エンハンスメント型ディプリーション型 ONになる電圧は、不純物などで制御可能 CMOSではエンハンスメント型以外は使わない

p-MOSトランジスタの 構造（p.23) G D S Hレベル酸化膜 p型拡散層 p型拡散層 n型サブストレート（土台） pMOSの場合はnMOSと全く逆 n型サブストレートはVDDに吊る GにHレベルを掛けるとn型サブストレートと電位差がない →OFF

p-MOSトランジスタの 構造（p.23) G D S Lレベル - - - - 酸化膜 - - - - p型拡散層 p型拡散層 n型サブストレート（土台） G=Lレベルにすると、サブストレートを基準にするとマイナス正の電荷を持つホールが集合してくる

p-MOSトランジスタの 構造（p.23) G D S Lレベル - - - - 酸化膜 p型拡散層 p型拡散層 n型サブストレート（土台）反転層ができてDとSが繋がる→ON

うんちく：nMOSの正規の記号 G S D 電解効果＋＋＋＋＋ n型拡散層 n型拡散層 pn方向を矢印で示す p型サブストレート（土台） G G D D S S B ディプリーション形 SubstrateはBaseと呼んでBとする

うんちく：pMOSの正規の記号 G D S Lレベル - - - - 酸化膜 p型拡散層 p型拡散層 pn方向を矢印で示す n型サブストレート（土台） G G D D S B ディプリーション形 SubstrateはBaseと呼んでBとする

うんちく：nMOSのみの回路 • 歴史的にpMOS→nMOS→CMOSで発展してきた • CMOSは両方必要なので最初作るのが大変だった • はじめてのマイクロプロセッサintel 4004, 8008はpMOSでできていた • CMOSの方が高速で設計しやすい • メモリ回路はnMOSがかなりがんばった • 80年代にはほぼCMOSに置き換わった nMOS回路のインバータディプレーション型を負荷抵抗の役割で使う Y A

nMOSはLレベルを 伝達するのは得意 H→Lは高速 Hレベルを伝達するのは苦手 L→Hは遅い G ＋の電圧を印加 S D L L ＋＋＋＋＋サブストレートとの間で電位差が生じない L n型拡散層 n型拡散層 p型サブストレート（土台） G ＋の電圧を印加 S D ＋＋＋＋＋ H H H n型拡散層 n型拡散層電位差が生じる →コンデンサを充電するのに時間が掛かる p型サブストレート（土台）

G D S Lレベル pMOSはHレベルを伝達するのは得意 L→Hは高速 Lレベルを伝達するのは苦手 H→Lは遅い H H - - - - サブストレートとの間で電位差が生じない H p型拡散層 p型拡散層 n型サブストレート（土台） G D S Lレベル L L - - - - L p型拡散層 p型拡散層電位差が生じる →コンデンサを充電するのに時間が掛かる n型サブストレート（土台）

だからCMOSは上半分をpMOS下半分をnMOSで作る A Qp1 ONでHレベルをYに伝達 L→Hは高速 B Qp2 Y ONでLレベルをYに伝達 H→Lは高速 Qn1 Qn2

このAND回路は使い物にならない A Qn1 苦手はHレベルを伝達 L→Hは遅い B Qn2 このためCMOSでは反転回路（NOT、NAND,NOR) しか作れないじゃANDはどうするの？ NAND＋NOTでいいじゃないか Y 苦手はLレベルを伝達 H→Lは遅い Qp1 Qp2

相補的（Complimentary) • 一つの入力がpMOS,nMOSのペアのGateに接続される • 片方がONならば片方はOFF • pMOSが並列ならば、nMOSは直列 • nMOSが並列ならば、pMOSは直列 • 電源からGNDまでのパスのどこかがOFFで切れている

D • 相補的の意味→　直列⇔並列 B A C Z A D B C

D • 回路図からブール式への変換（テキストp.19) NMOSに注目並列はOR　＋直列はAND　・ B A C 条件が満足されると ZはLになる →上に反転のBar を付ける Z A・（B＋C）＋D A・（B＋C） A A・（B＋C）＋D B＋C D B C

PMOSに注目 LでON→ 入力に反転のBar 並列はOR　＋直列はAND　・（A+B・C）・D D • 回路図からブール式への変換 A+B・C B A B・C C ドモルガンの法則により Z （A+B・C）・D　＝ A A・（B＋C）＋D D B C

PMOSに注目 LでON→ 入力に反転のBar 並列はOR　＋直列はAND　・（A+B・C）・D D • ブール式から回路図への変換 A+B・C B A B・C C ドモルガンの法則により Z A・（B＋C）＋D A・（B＋C）（A+B・C）・D　＝ A A・（B＋C）＋D D B C

ブール式から回路図への変換(p.20) (A+B)・C Z 並列 A B まずnMOS部分を作る直列 C

ブール式から回路図への変換(p.20) nMOS部分と逆の接続で pMOS部分を作る B C 直列乗法標準形 A・B＋C の場合はpMOSから作っていく A 並列 Z 並列 A B 直列 C

演習2　下のブール式の回路を書け Z=A・B＋C・D A 演習1　下の回路の　　　ブール式を書け B D C Z D C A B

S S • トランスミッションゲート（p.20) A = Y A Y S S pMOSがONのときnMOSもON pMOSがOFFのときnMOSもOFF　→　ON/OFFのスイッチ相補的なCMOSと全く逆の動きをするなぜ二つ共ON？　→　pMOSはHを通すのが得意、nMOSはLを通すのが得意力を合わせれば両方共うまく通過できる A→Y、A←Yの両方向の転送が可能

S マルチプレクサ SがH ON A ON Y＝A Y S S OFF B OFF S

S マルチプレクサ OFF A OFF Y＝B Y S S ON SがL B ON S

A 例題2.2　（p.22) B AがHの時Y←B AがLの時Y←B さて、この論理は？ Y A A B A

B 演習３ A 真理値表を書け Y B B B

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